KR950000677B1 - 회선/패킷 통합 스위칭 시스템 - Google Patents

Abstract

내용 없음.

Description

회선/패킷 통합 스위칭 시스템

제 1 도 내지 제 3 도는 제 12 도에 따라 배열될 때 본 발명의 원리를 설명하는 통합된 패킷 스위칭 및 회선 스위칭 시스템의 예시적 실시예에 대한 블럭 선도.

제 4 도는 제 1 도 내지 제 3 도의 시스템에 포함된 디지탈 라인 유니트에 대한 좀 더 상세한 선도.

제 5 도 내지 제 11 도는 제 13 도에 따라 배열될 때 제 1 도 내지 제 3 도의 시스템에 포함된 패킷 스위칭 유니트 및 제어 패킷 스위칭 노드(프로세서 인터페이스)에 대한 좀더 상세한 선도.

제 14 도는 회선 스위치식 호출을 형성하고 후속적으로 단선시키도록 제 1 도 내지 제 3 도의 사용자 터미널과 스위칭 시스템 사이의 제어 메시지의 흐름을 설명하는 시간 순서 선도.

제 15 도 및 제 16 도는 제 1 도 내지 제 3 도의 시스템에서 모듈내 패킷 스위치식 호출의 셋업 및 제거에 수반된 통신 순서에 대한 가능 선도.

제 17 도는 모듈내 패킷 스위치식 호출예에 수반된 2개의 프로토콜 조정기의 루팅 테이블에서의 엔트리들에 대한 도시도.

제 18 도는 모듈간 패킷 스위치식 호출예에 수반된 4개의 프로토콜 조정기의 루팅 테이블에서의 엔트리들에 대한 도시도.

제 19 도는 모듈간 패킷 통신량을 위해 제 1 도 내지 제 3 도의 시스템의 4개 스위칭 모듈을 상호 연결하는데 이용되는 직접 결합된 그물 위상을 설명하는 선도.

제 20 도는 본 발명에 대한 제 1 의 다른 실시예에서 모듈간 패킷 통신량을 위해 4개 스위칭 모듈을 상호 연결하는데 이용된 성형 위상을 설명하는 선도.

제 21 도는 본 발명에 대한 제 2 의 다른 실시예에서 요구된 제 1 도 내지 제 3 도의 시스템에 대한 추가와 변경을 도시한 선도.

제 22 도는 패킷 스위칭 능역을 제공하도록 제 1 도 내지 제 3 도에 도시된 바와 같이 4개 추가 스위칭 모듈이 통합되기 전의 시분할 회선 스위칭 시스템의 블럭 선도.

제 23 도는 제 22 도의 시스템에서 이용된 시간 슬롯 교환 유니트와 관련 제어 유니트에 대한 좀더 상세한 선도.

제 24 도는 제 22 도의 시스템의 시간 멀티플렉스식 스위치와의 통신을 위해 이용된 각각의 시간 슬롯 교환 유니트내에 포함된 인터페이스 유니트에 대한 선도.

제 25 도는 제 22 도의 시스템의 시간 슬롯 교환 유니트와의 통신을 위해 이용된 시간 멀티플렉스식 스위치의 인터페이스 유니트에 대한 선도.

제 26 도는 제 22 도 시스템에 이용된 데이타 워드 포맷에 대한 선도.

제 27 도는 제 22 도 시스템에서 호출 셋업을 위해 요구된 통신 순서에 대한 기능 선도.

제 28 도는 제 22 도 시스템의 E비트 제어 순서에 대한 선도.

제 29 도는 제 22 도의 시스템에 이용된 E비트 체크 회로에 대한 선도.

* 도면의 주요부분에 대한 부호의 설명

10 : 시간 멀티플렉스식 스위치

11, 12, 1011, 4011 : 시간 슬롯 교환 유니트

17, 18, 1017, 4017 : 제어 유니트 19, 20, 21, 22 : 라인 유니트

29 : 제어 메모리 30 : 중앙 제어기

31 : 제어 분배 유니트 69 : 인터페이스 유니트

78, 79 : 링크 인터페이스 190 : 발신 유니트

191 : 착신 유니트

501, 527, 1000, 2000, 3000, 4000 : 스위칭 모듈

1101, 1102, 4101, 4102 : 디지탈 라인 유니트

1300 : 프로세서 인터페이스

1400, 4400 : 패킷 스위칭 유니트 1500 : 제어 팬아웃 유니트

1600-0 내지 1600-5 : 데이타 팬아웃 유니트

1700-0 내지 1700-95,1701-0 내지 1701-95,4700-0 내지 4700-95 : 프로토콜 조정기

1800, 4800 : 패킷 상호 연결기

1900-0 내지 1900-5 : 패킷 팬아웃 유니트

[기술분야]

본 발명은 최소한 하나의 스위칭 모듈을 포함하는 스위칭 시스템에 관한 것이며, 이 스위칭 모듈은 시간 슬롯 교환 유니트, 액세스 라인을 거쳐 사용자 터미널에 연결된 라인 유니트, 시간 슬롯 교환 유니트와 라인 유니트에 연결된 제어 유니트를 포함한다.

[발명의 배경]

가정과 사무실에서의 개인용 컴퓨터와 다른 데이타 처리 장치를 광범위하게 이용함에 따라 음성과 데이타의 송신 및 스위칭 능력을 널리 보급할 필요가 있다. 이로써 종합정보 통신망(ISDN) 다시 말하면, 회로망 사용자 사이에 단부간의 디지탈 연결성을 제공하는 스위치식 통신 회로망의 개념이 개발되었으며, 이 회로망에서는 동일한 송신 및 스위칭 설비를 거쳐서 음성 및 데이타 서비스가 제공된다. 음성과 데이타의 통신량의 서로 다른 특성때문에 다시 말하면, 음성은 전형적으로 비교적 장기간동안 한 방향으로 연속되고 잡음에 대해서 내성이 있지만 지연 변화에 민감하며 데이타는 에러에 대해 민감하지만 알맞은 지연이나 지연 변화에 대해 내성이 있으므로 2개의 근본적으로 다른 스위칭 기술이 전통적으로 적용되어 왔다. 사용자 사이의 스위치식 연결이 호출지속 기간동안 이루어지는 회선 스위칭(circuit switching)은 오늘날의 스위치식 음성 통신 회로의 기초다. 한편, 많은 호출로부터의 데이타 패킷이 단일 고속 라인을 공유하며 그 패킷에 포함된 논리 채널수에 기초하여 스위칭되는 패킷 스위칭은 다양한 공공 데이타 회로망에 실현되었다.

음성 데이타 모두를 필요로 하는 고객들에게 서비스하는데 현재 가장 통상적으로 이용되는 방법은, 두가지 형태의 통신량에 대해 분리된 회로망과 분리된 액세스 라인을 이용하는 것이다. 통상 음성과 데이타 액세스 라인 모두가 일정 분율의 시간동안만 이용되므로 이 방법에 수반된 장비의 중복된 설비가 공유될 수 있는 장치에 비하여 낭비적이며 비싸다. 몇가지 현재 이용할 수 있는 장비는 음성과 데이타를 동일한 액세스 라인상으로 다중 송신한다. 그러나, 액세스 라인이 공유되는 경우라도 전형적으로 매우 다른 포맷으로 송신되는 음성과 데이타는 각각 그들의 적절한 수신지로 스위칭되어야 한다. 이와 같은 스위칭의 제공 방법 중 한가지는 완전히 분리된 패킷 스위치와 회선 스위치을 사용하는 것이다. 그러나 이 방법은 불필요하게 중복적이다. 라인 회로로부터 내부로, 2정보 형태가 별도의 장비에 의해 서비스된다. 이러한 방법을 이용하는 주된 이유는 효율적이고 종합적인 방식으로 이러한 2가지의 근본적으로 다른 형태(그리고 포맷)의 통신량을 조정하는데 있어서 기술적 어려움 때문이다.

회전 스위칭식 호출 및 패킷 스위칭식 호출을 확립하기 위하여 사용자와 스위칭 시스템 사이에 통과되는 신호화 패킷을 조정하기 위해 이용된 메카니즘에 관한 통합된 패킷 스위칭 및 회선 스위칭 환경에서의 문제점은 호출이 어느때라도 개시될 수 있도록 각각의 사용자가 거의 영구적으로 신호화 채널을 이용할 수 있어야 한다. 또한, 모든 신호화 패킷을 회선 스위칭 설비를 통해 집중식 패킷 스위칭 엔티티에 경로 지정하는 것은 제어 기능이 분배되는 스위칭 시스템에서 특히 값비싸게 든다.

이 문제점을 해결하기 위하여 본 발명에 따른 스위칭 시스템에서 사용자 터미널에 접속된 적어도 하나의 디지탈 라인 유니트, 시간 슬롯 교환 유니트 및 패킷 스위칭 유니트를 포함하고, 제어 유니트는 디지탈 라인 유니트에도 더 연결되고, 시간 슬롯 교환기는 다수의 사용자 터미널 사이에 회선 스위치식 통신 채널을 제공하며, 제어 유니트는 시간 슬롯 교환기에 의해 회로 통신 채널의 형성을 제어하며, 패킷 스위칭 유니트는 제어 유니트에 연결된 프로세서 인터페이스, 사용자 터미널중 관련된 터미널에 각각 연결할 수 있는 다수의 프로토콜 조정기, 그리고 프로세서 인터페이스와 각각의 프로토콜 조정기를 상호 연결하기 위한 패킷 상호 연결기를 포함하며, 이 패킷 스윗칭 유니트는 다수의 사용자 터미널 가운데 패킷 스위치식 통신 채널 형성을 제어하고 제공한다.

[발명의 개요]

본 발명의 원리에 따라 상기의 문제점을 해결하기 위한 통합된 패킷 스위칭 및 회선 스위칭 시스템은 각각의 스위칭 모듈에서 패킷 스위칭 및 회선 스위칭 서비스를 필요로 하는 사용자에게 서비스하는 패킷 스위칭 유니트를 갖고, 이 패킷 스위칭 유니트는 다수의 사용자 패킷 스위칭 노드를 제어 패킷 스위칭 노드에 연결하여 회선 스위치식 및 패킷 스위칭식 호출을 제어하는데 이용할 제어 유니트와 시스템 사용자들 사이에 시분할 신호화 채널을 제공하는 패킷 상호 연결기를 포함한다. 본 발명에 대한 예시적인 실시예에서 호출을 제어하도록 신호화 패킷을 스위칭하는데 이용된 동일 메카니즘은 스위칭 모듈에 의해 서비스된 사용자 사이에 데이타 패킷을 스위칭하는데에도 유익하게 이용된다. 예시적인 실시예에서, 임의의 사용자 터미널은 2개의 서로 다른 수신자에 대한 2개의 회선 스위치식 호출과, 모두 동시에 작동하는 또 다른 수신지에 대한 다수의 패킷 스위치식 호출을 구비하며, 제어 유니트에 대해 이용할 수 있는 신호화 채널도 구비한다.

본 발명에 따른 스위칭 시스템은 다수의 사용자 터미널 사이에 회선 스위치식 통신 채널을 제공하는 예를들면 시간 슬롯 교환 유니트와 같은 회선 스위칭 유니트와, 이 회선 스위칭 유니트를 제어하기 위한 관련 제어 유니트를 포함한다. 시스템은 제어 유니트에 연결된 제어 패킷 스위칭 노드(프로세서 인터페이스)와 사용자 터미널중 관련 터미널에 각각 연결할 수 있는 다수의 사용자 패킷 스위칭 노드(프로토콜 프로세서)를 갖춘 패킷 스위칭 유니트를 포함한다. 이 노드들은 수신된 데이타 비트를 패킷에 어큐뮬레이트하고 나중에 이 패킷을 수신지에 전송하므로 패킷 스위칭 노드라 칭한다. 패킷 스위칭 유니트는 제어 패킷 스위칭 노드와 각각의 사용자 패킷 스위칭 노드를 상호 연결하는 패킷 상호 연결기도 포함한다.

본 발명에 따른 예시적인 실시예에 따라, 다수의 사용자 액세스 라인은 사용자 터미널을 시간 슬롯 교환 유니트와 패킷 스위칭 유니트에 연결한다. 각각의 사용자 액세스 라인은 시간 슬롯 교환 유니트에 연결된 2회선 스위치식 채널을 구비하며, 또한, 하나의 패킷 스위치식 채널을 구비한다. 그러나, 패킷 스위칭 프로토콜의 특성에 의하여, 하나의 패킷 스위치식 채널은 다수의 논리 통신 채널로 재분할되며, 각각의 논리 통신 채널은 서로 다른 수신지에 분리된 호출을 전송할 것이다. 각각의 사용자 패킷 스위칭 노드는 패킷 기억용 메모리와, 유일의 사용자 액세스 라인과 각각 관련된 다수의 프로토콜 프로세서를 구비한다. 각각의 프로토콜 프로세서는 주어진 프로토콜에 따라 관련된 사용자 액세스 라인으로부터 패킷을 수신하며, 그러한 패킷을 기억용 메모리에 전송한다. 프로토콜 프로세서는 메모리로부터 패킷을 판독하고, 주어진 프로토콜에 따라서 그러한 패킷을 관련된 사용자 액세스 라인에 전송한다. 각각의 사용자 패킷 스위칭 노드는 패킷 상호 연결기로부터 패킷을 수신하여 그러한 패킷을 기억용 메모리에 송신하고 그 메모리로부터 패킷을 판독하며 그러한 패킷을 패킷 상호 연결기에 송신하는 통신 제어기를 포함한다. 제어 패킷 스위칭 노드는 패킷 기억용 메모리와, 패킷 상호 연결기부터 패킷을 수신하여 그러한 패킷을 기억용 메모리에 송신하며, 메모리로부터 패킷을 판독하여 그러한 패킷을 패킷 상호 연결기에 송신하는 송신 제어기도 구비한다. 이 제어 유니트는 메모리로부터 패킷을 판독하고 메모리에 패킷을 송신하기 위해 메모리에 결합된다.

예시적인 실시예에서, 패킷 스위칭 노드는 요구 신호를 패킷 상호 연결기에 송신한다. 이 패킷 상호 연결기는 각각 노드중 하나를 정의하는 선택 신호를 발생시키고 ; 주어진 노드로부터의 요구 신호와, 클리어 신호를 이 주어진 노드에 송신함으로써 주어진 노드를 정의하는 발생된 선택 신호에 응답한다. 주어진 노드는 패킷을 송신함으로써 패킷 상호 연결기로부터의 클리어 신호에 응답한다.

패킷 상호 연결기는 노드중 어느 하나로부터 수신된 패킷을 다른 노드에 전송한다. 주어진 노드에 의해 송신된 각각의 패킷의 경우, 그 패킷의 비트를 규정짓는 관련 클럭 신호는 패킷 상호 연결기에 전송된다. 관련 클럭 신호는 패킷 상호 연결기에 의해 다른 노드로 전송된다. 각각의 노드는 관련 클럭 신호에 의해 규정지어진 바와 같이 패킷 상호 연결기로부터 패킷의 비트를 수신한다.

시스템은 정보를 패킷 상호 연결기에 송신하도록 각각의 노드를 순차적으로 작동시키는 순서화 구성을 포함한다. 제어 패킷 스위칭 노드는 주어진 사용자 패킷 스위칭 노드를 각각 작동시키기 위하여 16회 작동된다. 순서화 구조는 노드를 규정짓는 선택 신호를 발생시킴으로써 클럭으로부터의 신호에 응답하는 카운터를 포함한다. 멀티플렉서는 더 이상의 선택 신호의 발생을 불가능하게 하기 위하여 주어진 선택 신호에 의해 규정지어진 노드로부터 수신된 요구 신호를 카운터에 그리고 디멀티플렉서에 송신함으로써 주어진 선택 신호에 응답한다. 디멀티플렉서는 주어진 선택 신호에 의해 규정지어진 노드에 클리어 신호를 송신함으로써 주어진 선택 신호와 요구 신호에 응답한다. 그 노드는 패킷을 패킷 상호 연결기에 송신함으로써 디멀티플렉서로부터의 클리어 신호에 응답한다.

각각의 사용자 패킷 스위칭 노드의 메모리는 패킷 스위치식 호출과 관련된 정보를 규정짓는 루팅 테이블을 저장한다. 제 1 의 주어진 노드와 관련된 제 1 사용자 터미널로부터 제 2 의 주어진 노드와 관련된 제 2 사용자 터미널로의 주어진 패킷 스위치식 호출의 경우, 저장된 루팅 테이블의 정의에 따라 제 1 의 주어진 노드에 의해 제 1 사용자 터미널로부터 수신된 데이타 패킷은 패킷 상호 연결기를 경우하여 제 2 의 주어진 노드에 송신되고, 그러한 데이타 패킷을 주어진 호출과 연관시키는 비트를 포함한다. 저장된 테이블의 정의에 따라 그러한 데이타 패킷을 주어진 호출과 관련시키는 비트를 포함하는 패킷 상호 연결기로부터 제 1 의 주어진 노드에 의해 수신된 데이타 패킷은 제 1 의 주어진 노드에 의해 제 1 사용자 터미널에 송신된다.

[양호한 실시예]

제 1 도 내지 제 3 도는 제 12 도에 따라 배열될 때 본 발명의 원리를 설명하는 예시적인 시분할 스위칭 시스템의 블럭 선도를 나타낸다. 시스템의 27개의 스위칭 모듈(501-527)과, 다수의 종래 가입자 세트(23-26)사이에 회선 스위치식 통신 채널을 제공하는 시간 멀티플렉스식 스위치(10)를 포함한다. 각각의 스위칭 모듈은 시간 슬롯 교환 유니트에 의한 회선 스위치식 채널의 형성을 포함하는 스위칭 모듈 동작을 제어하는 제어 유니트를 포함한다. 예컨대, 스위칭 모듈(501)은 시간 슬롯 교환 유니트(11)의 동작을 제어하는 제어 유니트(17)를 포함하고, 스위칭 모듈(527)은 시간 슬롯 교환 유니트(12)의 동작을 제어하는 제어 유니트(18)를 포함한다. 스위칭 모듈 제어 유니트(17)(18)와, 시간 멀티플렉스식 스위치(10)의 동작을 제어하는 중앙 제어기(30)는 본 명세서에 상세히 설명된 방식으로 시간 멀티플렉스식 스위치(10)와 제어 분배 유니트(31)의 소정 제어 채널을 이용하는 프로세서간 통신 메카니즘을 통하여 서로 통신한다.

예를들면, 제어 유니트(17)가 가입자 세트(23)의 오프후크(off-hook) 상태를 먼저 검출하고 나서 스위칭 모듈(501)에 의해 서브되는 다른 가입자 세트중 하나, 예컨대 가입자 세트(24)를 정의하는 일련의 디지트의 다이알링을 검출할 때 제어 유니트(17)와 중앙 제어기(30)는 제어 메시지를 교환하고, 그후 제어 유니트(17)는 가입자 세트(23)와 가입자 세트(24) 사이의 음성 호출의 지속기간동안 시간 슬롯 교환 유니트(11)에 의해 가입자 세트(23)와 가입자 세트(24)사이에 양방향성 회선 스위치식 통신 채널을 형성한다. 또한, 가입자 세트(23)가 스위칭 모듈(527)에 의해 서브된 가입자 세트 예를들면, 세트(26)를 호출하면 제어 유니트(17), (18) 및 중앙 제어기(30)는 제어 메시지를 교환하여 호출을 형성한다. 중앙 제어기(30)는 선로(49)를 통하여, 시간 슬롯 교환 유니트(11), (12) 사이에 이용가능한 시간 멀티플렉스식 스위치(10) 채널을 규정짓는 중앙 메모리(29)에 명령을 기록한다. 제어 유니트(17)를 통하여 시간 슬롯 교환 유니트(11)는 가입자 세트(23)와 이용가능한 시간 멀티플렉스식 스위치(10) 채널 사이에 회선 스위치식 통신 채널을 형성한다. 마찬가지로, 제어 유니트(18)를 통하여 시간 슬롯 교환 유니트(12)는 가입자 세트(26)와 이용가능한 시간 멀티플렉스식 스위치(10) 채널 사이에 회선 스위치식 통신 채널을 형성한다. 스위칭 시스템은 가입자 세트(23)에서 가입자 세트(26)까지의 호출을 위하여 제 1 시간단을 표시하는 시간 슬롯 교환 유니트(11), 스페이스단을 표시하는 시간 멀티플렉스식 스위치(10) 및 제 2 시간단을 표시하는 시간 슬롯 교환 유니트(12)를 갖춘 시간-스페이스-시간형으로 구성된다.

본 발명에 대한 예시적인 실시예에 따라서, 4개의 스위칭 모듈(1000, 2000, 3000, 및 4000)은 예를들면 고객 텔레터미널, 매각인 데이타베이스(vendor databases), 전화 교환수 위치 터미널, 또는 패킷 액세스 포트를 표시하는 다수의 사용자 터미널(1001, 1002, 4001, 및 4002)에 회선 스위칭 및 패킷 스위칭 서비스를 제공하도록 시스템에 포함된다. 제 2 도 및 제 3 도에는 스위칭 모듈(1000, 4000) 만이 상세히 도시된다. 각각의 사용자 터미널(1001)은 B채널이라 칭하는 64kbps 채널과 D채널이라 칭하는 16kbps 채널에서 예를들면 관련 스위칭 모듈(1000)로 정보를 송신하고 관련 스위칭 모듈(1000)로부터 정보를 수신한다. 본 실시예에서 하나의 B채널은 8비트 샘플을 매초당 8000개의 속도로 디지탈 음성 샘플을 운반하는데 이용되고, 다른 B채널은 매초당 64킬로비트의 동일 속도로 데이타를 운반하는데 이용된다(그러나, 각각의 B채널은 음성이나 데이타중 어느 하나의 통신량을 위해 이용될 수 있다). 각각의 B채널은 위의 시스템에 의하여 예를들면 다른 사용자 터미널(1002, 4001, 4002)로 또는 예를들면, 가입자 세트(23) 내지 (26)로 따로따로 회선 스위칭된다. D채널은 사용자 터미널과 시스템 사이에 메시지 교신을 위한 신호화 패킷을 운반하고, 사용자 터미널 사이에 데이타 패킷을 운반하도록 이용된다. 시스템에 의해 D채널은 다른 사용자 터미널에 패킷 스위칭되거나, 스위칭 모듈(1000)내의 회선 스위치식 호출의 형성과 패킷 스위치식 호출의 형성을 모두 제어하는 제어 유니트(1017)에 패킷 스위칭된다. 사용자 터미널과 제어 유니트(1017) 사이의 메시지 교신은 기능적인 형식이나 자극적인 형식으로 구성될 수 있다. 기능적인 교신(functional signaling)은 그 발생이나 분석에 있어서 다소의 지능적 처리를 수반하는 반면, 자극적인 교신(stimulus signaling)은 예를들면 키 누르기와 같이 사용자 터미널에서의 단일 사건의 결과로 발생되거나 혹은 사용자 터미널에 의해 수행될 스위칭 시스템으로부터의 기본 명령을 포함한다.

예시적인 본 실시예에서 정보는 각각의 송신 방향에 대해 한쌍의 도선을 이용하는 4선식 사용자 액세스 라인(1003)을 경유하여 예를들면, 사용자 터미널(1001)과 스위칭 모듈(1000) 사이에서 운반된다. 사용자 라인(1003)은 상기 두개의 64Kbps의 B채널과 하나의 16Kbps의 D채널에 대한 144Kbps를 포함하고, 또한 프레임 형성, DC평형, 제어 및 유지보수를 포함하는 다수의 기능을 위해 이용되는 48Kbps를 포함하는 192Kbps의 속도로 신호 비트 흐름을 송신한다. 사용자 라인(1003)은 국제 전신전화 자문위원회(CCITT)에 의해 T인터페이스라 지칭되는 것이다. 본 시스템에서 T인터페이스를 이용하는 것은 단지 예시적인 것이다. 본 발명은 다른 액세스 방법을 이용하는 시스템에 동일하게 적용할 수 있다.

스위칭 모듈(1000)에서, 예를들면 사용자 라인(1003 및 1004)은 2디지탈 라인 유니트(1101 및 1102)에 의해 종단된다. 정보는 다수의 32채널 양방향성 시간 멀티플렉스식 데이타 버스(1201)를 경유하여 각각의 디지탈 라인 유니트(1101 및 1102)와 시간 슬롯 교환 유니트(1011) 사이에 운반된다. 또한, 정보는 다수의 32채널 양방향성 시간 멀티플렉스식 데이타 버스(1202)를 경유하여 각각의 디지탈 라인 유니트(1101 및 1102)와 패킷 스위칭 유니트(1400) 사이에 운반된다. 데이타 버스(1201)는 시간 슬롯 교환 유니트(1011)에 의해 회선 스위칭되는 B채널 정보를 스위칭 모듈(1000)에 의해 서브되는 사용자 터미널이나 혹은, 시간 멀티플렉스식 스위치(10)에 운반하는데 일차적으로 이용된다. 그러나, 데이타 버스(1201)는 시스템 초기화에서 미리 결정된 어떤 시간 슬롯 교환 유니트(1011) 채널과 32채널 양방향성 데이타 버스(1205)를 경유하여 패킷 스위칭 유니트(1400)에 운반되는 D채널 정보를 운반하는데에도 이용된다. 데이타 버스(1201)상에서의 각각의 채널이나 시간 슬롯은 하나의 사용자 터미널로부터 8개의 B채널 비트 또는 4개의 서로 다른 사용자 터미널 각각으로부터 2개의 D채널 비트를 포함할 수 있다. 데이타 버스(1202)는 D채널 정보만을 운반하는데 이용된다. 데이타 버스(1202, 1205)상에서의 각각의 채널이나 시간 슬롯은 4개의 서로 다른 사용자 터미널 각각으로부터 2개의 D채널 비트를 포함한다.

예시적인 본 실시예에서, 패킷 스위칭 유니트(1400)는 96개의 프로토콜 조정기(1700-0) 내지 (1700-95)와, 프로토콜 조정기(1700-0) 내지 (1700-95)와 프로세서 인터페이스(1300)를 상호 연결하는 패킷 상호 연결기(1800)를 포함한다. 각각의 사용자 터미널, 예를들면(1001)은 프로토콜 조정기(1700-0) 내지 (1700-95)중 하나와 연관되고, 특히 관련 프로토콜 조정기에 포함된 32개의 하이 레벨 데이타 링크 제어(HDLC) 회로중 하나, 예를들면(1406-0)(제 8 도)와 연관된다. 본 실시예에서, 통신 링크는 시스템 초기화시에 프로토콜 조정기의 HDLC회로와 사용자 터미널에서의 대응 HDLC회로(도시안됨) 사이에 형성된다. 이러한 링크는 공지의 HDLC프로토콜에 따라 HDLC프레임내의 패킷을 운반하는데 이용된다. 주어진 프로토콜 조정기와 데이타 버스(1202, 1205)상의 관련 D채널 사이의 연결은 6개의 데이타 팬아웃 유니트중 하나, 예를들면(1600-0)(제 7 도)에 의해 완료된다.

사용자 터미널과 관련 프로토콜 조정기 사이의 D채널 통신 링크상에 운반된 패킷은 가변 길이로 이루어 진다. 각각의 사용자 터미널, 예를들면(1001)은 하나 이상의 논리 통신 채널에서 패킷을 송, 수신한다. 이 실시예에서, 논리 채널 LDN1은 사용자 터미널(1001)로의 그리고 사용자 터미널(1001)로부터의 회선 스위치식 호출 및 패킷 스위치식 호출을 모두 셋업하도록 신호화 패킷을 운반하는데 이용되고, 논리 채널 LCN2는 사용자 터미널(1001)로의 그리고 사용자 터미널(1001)로부터의 패킷 스위치식 호출동안 데이타 패킷을 운반하는데 이용된다. 각각의 패킷의 논리 채널 번호는 그 패킷의 헤더 부분에 의해 규정지어진다. 사용자 터미널로부터 프로토콜 조정기(사용자 패킷 스위칭 노드)에 의해 수신된 각각의 패킷은 그 프로토콜 조정기에서 랜덤 액세스 메모리(RAM), 예를들면 RAM(1470)(제 8 도)에 기억된다. 수신된 패킷이 신호화 패킷이라면 즉, 이것이 논리 채널 LCN1에 수신되었다면, 이 패킷은 패킷 상호 연결기(1800)를 경우하여 프로세서 인터페이스(1300)에 송신된다. 수신된 패킷이 데이타 패킷이면 즉, 이것이 논리 채널 LCN2에 수신되었고 패킷 스위치식 호출이 사전에 형성되었다면, 수신된 패킷은 수신지 사용자 터미널로의 후속 송신을 위하여 패킷 상호 연결기(1800)를 경유하여 수신지 사용자 터미널과 연관된 프로토콜 조정기에 송신된다. 즉, 패킷 스위치식 호출이 동일한 프로토콜 조정기와 연관된 2사용자 터미널 사이에 이루어지면 데이타 패킷은 패킷 상호 연결기(1800)를 경유하여 송신될 필요가 없다. 그 대신, 프로토콜 조정기는 적절한 채널에서의 데이타 패킷을 수신지 사용자 터미널에 송신할 뿐이다.

주어진 프로토콜 조정기, 예를들면(1700-0)이 사용자 터미널로부터 완전한 패킷을 수신하였고, 그 패킷의 수신지 즉, 다른 프로토콜 조정기중 하나 혹은 프로세서 인터페이스(1300)를 결정하였을때, 이 조정기는 본 명세서에서 요구 신호로 지칭되는 6개의 도체 버스(1701-0)중 한 도체상의 논리 0전승 요구(RTS) 신호를 패킷 상호 연결기(1800)에 송신한다. 마찬가지로, 프로세서 인터페이스(1300)가 프로토콜 조정기중 하나에 송신할 준비가 된 패킷을 구비할 때 상기 프로세서 인터페이스는 6개 도체 버스(1301)중 하나의 도체상의 논리 0 RTS신호를 송신한다. 패킷 상호 연결기(1800)에 의하여 각각의 프로토콜 조정기와 프로세서 인터페이스(1300)가 소정의 순서로 송신할 수 있게 된다. 프로세서 인터페이스(1300)가 신호화 패킷을 스위칭 모듈(1000)에 의해 서브된 모든 사용자 터미널에 송신하므로, 패킷 상호 연결기(1800)에 의한 순서에 따라 개별적인 프로토콜 조정기의 인에이블링마다 프로세서 인터페이스(1300)가 16회 작동가능하게 한다. 패킷 상호 연결기(1800) 순서가 프로토콜 조정기(1700-0)에 도달하면 패킷 상호 연결기(1800)는 본 명세서에서 클리어 신호라 호칭되는 버스(1701-0)의 제 2 도체상의 논리 0 송신 클리어(CTS)신호를 프로토콜 조정기(1700-0)에 송신함으로써 버스(1701-0)상의 RTS신호에 응답한다. 프로토콜 조정기(1700-0)는 고속으로 예를들면, 10Mbps의 속도로 기억된 패킷을 패킷 상호 연결기(1800)를 경유하여 그 수신지에 송신함으로써 CTS신호에 응답한다. 모든 프로토콜 조정기와 프로세서 인터페이스(1300)는 패킷을 수신할 수 있지만, 본 실시예에서 패킷 조정기에 의해 규정지어진 바와 같은 단 하나의 수신지만이 후속 송신을 위해 패킷을 실제로 기억한다. 프로토콜 조정기(1700-0)에 의해 완전한 패킷이 송신된 후에만 패킷 상호 연결기(1800) 순서가 다시 시작된다. 수신지 프로토콜 조정기에 의한 프로세서 인터페이스(1300)에 의한 패킷 수신은 수신확인 패킷을 프로토콜 조정기(1700-0)에 다시 송신함으로써 확인된다.

패킷 스위칭을 위해 설치된 다른 3개의 스위칭 모듈은 스위칭 모듈(1000)과 거의 동일하다. 스위칭 모듈(4000)에서, 소자들은 스위칭 모듈(1000)에서 대응 소자들보다 정확히 3000이 더 큰 번호가 붙는다. 스위칭 모듈(1000)에서의 프로토콜 조정기(1700-0) 내지 (1700-95)와 프로세서 인터페이스(1300)와, 스위칭 모듈(4000)에서의 그 대응 소자들은 그들이 수신된 데이타 비트를 패킷으로 누적시킨 다음 그 패킷을 그들의 수신지에 송신하므로 본 명세서에서 패킷 스위칭으로 지칭된다. 본 실시예에서, 프로토콜 조정기(1700-0) 및 (1700-2) 내지(1700-95)는 사용자 터미널로부터 D채널로 연결되고, 사용자 패킷 스위칭 노드로 지칭된다. 프로세서 인터페이스(1300)가 제어 유니트(1017)로 그리고 제어 유니트(1017)로부터 제어 정보를 운반하도록 연결되므로, 프로세서 인터페이스(1300)는 제어 패킷 스위칭 노드라 지칭한다. 스위칭 모듈(1000)에서 각각의 스위칭 모듈에서의 하나의 프로토콜 조정기, 예를들면 프로토콜 조정기(1700-1)와, 스위칭 모듈(4000)에서의 프로토콜 조정기(4700-1)는 모듈간의 패킷 호출용 데이타 패킷을 스위칭하기 위해 이용되고 중간 패킷 스위칭 노드라 지칭한다.

본 실시예에서, 데이타 버스(1205)상의 4개 채널은 시스템 초기화시에 시간 슬롯 교환 유니트(1011)에 의해 시간 멀티플렉스식 스위치(10)의 입출력 포트쌍(P55)의 4채널, 예를들면 채널(109) 내지 (112)에 연결된다. 마찬가지로, 데이타 버스(4205)상의 4채널(제 3 도)은 시간 슬롯 교환 유니트(4011)에 의해 입출력 포트쌍(P61)의 채널(109) 내지 (112)에 연결된다. 제어 메모리(29)는 각각의 시간 멀티플렉스식 스위치(10)의 채널(109) 내지 (112) 사이클동안 입출력 포트쌍(P55)와 (P61) 사이에 양 방향성 통신 선로를 형성하도록 규정한다. 이와 같이 사전 규정된 연결을 이용함으로써 프로토콜 조정기(1700-1) 및 (4700-1)는 4채널 모두를 이용하여 한번에 256Kbps의 속도로 혹은, 64Kbps의 속도로 한번에 최고 4패킷까지를 전송할 수 있고 매번 4채널중 하나를 이용하거나 또는 여러 다른 채널의 연관을 이용하여 송신할 수 있다. n×64Kbps의 속도로 패킷을 송신하는데 다중 채결이 이용될 때, n×64Kbps의 비트 흐름의 비트가 프로토콜 조정기(1700-1)에 의해 송신되는 것과 동일한 순서로 프로토콜 조정기(4700-1)에 의해 수신되도록 시간 슬롯 교환 유니트(1011), (4011)를 통해 연결되어야 한다. 사용자 터미널(1001)이 프로토콜 조정기(1700-0)와 연관되고, 사용자 터미널(4001)이 프로토콜 조정기(4700-0)와 연관된 것으로 가정하자.

일단 사용자 터미널(1001)과 (4001)사이에 패킷 스위치식 호출이 형성되었으면, 데이타 패킷은 사용자 터미널(1001)에서 프로토콜 조정기(1700-0)로 16Kbps의 속도로 송신되고 기억된다. 패킷 상호 연결기(1800)에 의해 인에이블될 때 프로토콜 조정기(1700-0)는 10Mbps의 속도록 데이타 패킷을 프로토콜 조정기(1700-1)에 송신한다. 프로토콜 조정기(1700-1)는 버스(1205)의 예정 채널, 시간 슬롯 교환 유니트(1011), 시간 멀티플렉스식 스위치(10), 시간 슬롯 교환 유니트(4011) 및 버스(4205)를 경유하여 프로토콜 조정기(4700-1)로 예를들면 256Kbps의 속도로 데이타 패킷을 송신한다. 패킷 상호 연결기(4800)에 의해 인에이블될 때 프로토콜 조정기(4700-1)는 데이타 패킷을 10Mbps의 속도로 프로토콜 조정기(4700-0)에 송신한다.

마지막으로, 프로토콜 조정기(4700-0)는 데이타 패킷을 16Kbps의 속도로 사용자 터미널(4001)에 송신한다. 물론, 이러한 패킷 스위치식 호출을 형성하는 프로세서의 일부로서 각각의 프로토콜 조정기(1700-0), (1700-1), (4700-1) 및 (4700-0)내의 루팅 테이블에 적절한 등록이 이루어져야 한다. 제어 유니트(1017), (4017)와 중앙 제어기(30) 사이의 제어 통신의 교환을 필요로 하는 프로세서는 본 명세서에서 상세히 설명된다.

[상세한 설명]

제 22 도는 시분할 회선 스위칭 시스템의 블럭 선도이다. 제 1 도 내지 제 3 도의 예시적인 통합된 패킷 스위칭 및 회선 스위칭 시스템은 4개의 추가 스위칭 모듈(1000), (2000), (3000), (4000)이 부가되는 제 22 도의 시스템을 포함한다. 아래의 설명은 2부분으로 배열된다. 우선, 제 22 도의 시스템의 설명된다. 그 설명을 기초로 하여 제 1 도 내지 제 3 도에 도시된 본 발명의 예시적인 실시예가 도시된다.

[제 22 도 시스템]

제 22 도의 시분할 스위칭 시스템은 가입자 세트(23) 내지 (26)와 같은 가입자 세트를 상호 연결하는데 이용되고, 64입력 포트와 64출력 포트를 갖춘 시분할, 공간분할 스위치(time-shared space division switch)를 포함하는 시간 멀티플렉스식 스위치(10)를 포함한다. 대표적인 시간 슬롯 교환 유니트(11), (12)가 특별히 도시된 27시간 슬롯 교환 유니트도 포함된다. 각각의 시간 슬롯 교환 유니트(11, 12)는 양방향 시간 슬롯 교환기를 포함하며, 추가적으로 시간 멀티플렉스식 스위치(10)의 2입력 포트와 2출력 포트에 연결된다. 제 22 도의 시스템에서, 시간 슬롯 교환 유니트(11)는 시간 멀티플렉스식 라인(13), (14)을 경유하여 2시간 멀티플렉스식 스위치 입력 포트에 연결되고, 시간 멀티플렉스식 라인(15), (16)을 경유하여 2출력 포트에 연결된다.

다음의 설명에서, 시간 멀티플렉스식 스위치(10)의 입출력 포트는 입출력 포트쌍이라 지칭한다. 이러한 용어가 사용되는 것은 주어진 입출력 포트쌍의 입력 포트로 향하는 데이타 워드에 대한 소스가 그 쌍의 출력 포트로부터의 데이타 워드에 대한 수신지이기도 하기 때문이다. 제 22 도에 도시된 바와 같이, 입출력 포트쌍 p1은 시간 멀티플렉스식 라인(13), (15)과 연관된다. 각각의 시간 멀티플렉스식 라인(13) 내지 (16)은 각각 256시간 분리 채널을 포함하는 125μs 프레임들에 디지탈 정보를 운반한다. 따라서 각각으 타임 슬롯 교환 유니트는 각각의 125μs 프레임동안 최고 512채널의 디지탈정보를 수신한다.

각각의 시간 시간 슬롯 교환 유니트는 각 제어 유니트와 유일하게 연관되는데, 즉 제어 유니트(17)가 시간 슬롯 교환 유니트(11)와 연관되고 제어 유니트(18)가 시간 슬롯 교환 유니트(12)와 연관된다. 추가적으로, 각각의 시간 슬롯 교환 유니트는 복수의 라인 유니트들과 연결되고, 라인 유니트(19) 내지 (22)가 개별 시간 멀티플렉스식 라인을 경유하여 제 22 도에 도시되어 있다. 라인 유니트(19), (20)는 시간 슬롯 교환 유니트(11)에 연결되고, 라인 유니트(21), (22)는 시간 슬롯 교환 유니트(12)에 연결된다. 각각의 라인 유니트는 가입자 세트(23) 내지 (26)가 도시된 다수의 가입자 세트에 연결된다. 각각의 시간 슬롯 교환 유니트와 연관된 라인 유니트의 정확한 수와 각각의 라인 유니트와 연관된 가입자 세트의 정확한 수는 서브될 가입자들의 수와 그러한 가입자들의 호출 속도에 의해 결정된다. 각각의 라인 유니트는 다수의 가입자 세트, 예를들면 (23) 내지 (26)로부터 공지형태의 아날로그 루프에 의해 종단되고, 아날로그 음성 신호를 포함하는 호출정보를 디지탈 데이타 워드로 변환하고, 이 디지탈 데이타 워드는 관련 시간 슬롯 교환 유니트에 송신된다. 또한, 각각의 라인 유니트는 가입자 세트로부터의 서비스 요구를 검출하고, 이러한 가입자 세트를 위한 어떠한 신호화 정보를 발생시킨다. 음성 샘플이 채택되고 부호화되는 특정의 가입자 세트와, 라인 유니트와 그 관련 시간 슬롯 교환 유니트 사이의 결과적인 코드를 송신하는데 이용된 특정의 시간 멀티플렉스식 채널은 관련 시간 슬롯 교환 유니트의 제어 유니트에 의해 결정된다.

가입자 세트와 라인 유니트와 시간 슬롯 교환 유니트의 관계는 이와 같이 상호 연결된 유니트들의 집단 각각에 대해 실제로 동일하다. 따라서, 다음의 설명이 가입자 세트(23), 라인 유니트(19) 및 교환 유니트(11)에 직접적으로 관련되지만, 이러한 설명은 유니트들의 다른 집단 모두에 대한 관계를 보여준다. 라인 유니트(19)는 서비스 요구를 검출하도록 각각의 가입자 세트에 연결된 라인을 주사한다. 이러한 요구가 검출될때 라인 유니트(19)는 요구하는 가입자 세트의 요구와 신원을 나타내는 메시지를 제어 유니트(17)에 송신한다. 이 메시지는 통신 선로(27)를 경유하여 제어 유니트(17)에 송신된다. 제어 유니트(17)는 요구된 서비스, 요구하는 가입자 세트의 신원 및 이용가능한 장비를 근거로 하여 필요한 번역을 수행하고, 라인 유니트(19)와 시간 슬롯 교환 유니트(11) 사이의 다수의 시간 분리 채널중 어느것이 가입자 세트(23)로부터 시간 슬롯 교환 유니트(11)로 정보를 송신하는데 이용될 것인가를 규정짓는 메시지를 통신 선로(27)를 경유하여 라인 유니트(19)에 송신한다. 이 메시지를 근거로, 라인 유니트(19)는 가입자 세트(23)로부터의 아날로그 정보를 디지탈 데이타 워드로 부호화하고, 결과적인 데이타 워드를 할당된 채널에 송신한다. 라인 유니트(19)는 가입자 세트(23)와 관련된 가입자 루프의 DC 상태 즉, 개방 회로, 단락 회로의 표시를 할당된 채널에 송신한다.

라인 유니트(19)와 시간 슬롯 교환 유니트(11) 사이의 시간 분리 채널이 주어진 가입자 세트에 할당된 후, 제어 유니트(17)는 할당된 채널에 송신된 정보를 샘플링함으로써 가입자 세트로부터의 신호화 정보를 검출한다. 이러한 샘플링 작동은 통신 선로(28)를 경유하여 수행된다. 제어 유니트(17)는 시간 슬롯 교환 유니트(11)의 시간 슬롯 교환 기능을 제어함으로써 가입자의 채널로부터의 신호화 정보와, 다른 제어 유니트, 예를들면 (18)와 중앙 제어 유니트(30)로부터의 제어 메시지에 응답한다. 이미 서술된 바와 같이, 시간 슬롯 교환 유니트와 시간 멀티플렉스식 스위치(10) 사이의 각각의 멀티플렉스식 라인은 각각의 125μs 프레임에서 256채널을 구비한다. 이러한 채널은 그들이 발생한 순서로 1에서부터 256까지의 수신지에 할당받는다. 이러한 채널의 순서는 주어진 채널이 매 125μs마다 이용될 수 있도록 순환한다. 시간 슬롯 교환 기능은 라인 유니트로부터 수신된 데이타 워드를 받아들이고, 그들을 제어 유니트(17), (18)의 제어하에서 시간 슬롯 교환 유니트와 시간 멀티플렉스식 스위치(10) 사이의 시간 멀티플렉스식 라인상의 채널에 배치한다.

시간 멀티플렉스식 스위치(10)는 각각의 125μs 프레임이 256시간 슬롯을 포함하는 시간 슬롯의 순환 프레임에서 작동한다. 각각의 시간 슬롯동안 시간 멀티플렉스식 스위치(10)는 제어 메모리(29)에 기억된 시간 슬롯 제어 정보에 따라, 64입력 포트중 어느 포트에 수신된 데이타 워드를 64출력 포트중 어느 포트에 연결 할 수 있다. 시간 멀티플렉스식 스위치(10)를 통한 연결의 구성 패턴은 매 256시간 슬롯마다 그 자체를 반복하고, 각각의 시간 슬롯은 1에서 256까지의 순서로 수신지에 할당된다. 따라서, 제 1 시간 슬롯 TS1동안 시간 멀티플렉스식 라인(13)상의 채널(1)에서의 정보는 시간 멀티플렉스식 스위치(10)에 의해 출력 포트(P64)에 스위칭되는 반면, 다음 시간 슬롯 TS2동안 시간 멀티플렉스식 라인(13)상의 다음 채널(2)은 출력 포트(P55)에 스위칭될 것이다. 시간 슬롯 제어 정보는 여러 제어 유니트, 예를들면 (17), (18)로부터 획득된 제어 메시지로부터 이러한 제어 정보를 발생시키는 중앙 제어기(30)에 의해 제어 메모리(29)에 기록된다.

중앙 제어기(30)와 제어 유니트(17), (18)는 시간 슬롯 교환 유니트와 시간 멀티플렉스식 스위치(10) 사이에서 시간 멀티플렉스식 라인, 예를들면 (13) 내지 (16)의 제어 채널이라 불리는 선택된 채널을 이용하여 제어 메시지를 교환한다. 각각의 제어 메시지는 다수의 제어 워드를 포함하고, 각각의 제어 채널은 256개의 시간 분리 채널에 대해 1제어 워드/프레임을 송신할 수 있다. 주어진 입출력 포트쌍과 연관된 2개의 시간 멀티플렉스식 라인의 동일 채널은 제어 채널로 사전 규정지어진다. 또한, 주어진 채널은 한쌍의 시간 멀티플렉스식 라인에 대해서만 제어 채널로 이용된다. 예컨대, 채널(1)이 시간 멀티플렉스식 라인(13)과 관련 시간 멀티플렉스식 라인(15)상에서 제어 채널로서 이용되면, 다른 시간 멀티플렉스식 라인은 채널(1)을 제어 채널로서 이용하지 않는다. 제어 채널과 동일한 번호의 수신지를 갖는 각각의 시간 슬롯동안, 시간 멀티플렉스식 스위치(10)는 그 제어 채널을 점유하는 데이타 워드를 출력 포트(P64)에 연결하고, 입력 포트(P64)를 상기 제어 채널과 연관된 출력 포트에 연결한다. 다음은 채널(1)이 시간 멀티플렉스식 라인(13), (15)에 대한 제어 채널이고, 채널(2)이 시간 멀티플렉스식 라인(14), (16)에 대한 제어 채널일때 제 22 도의 시스템의 작동에 대한 한 실시예이다.

시간 슬롯 TS1동안, 메모리(29)로부터의 정보는 다른 연결 가운데서, 시간 멀티플렉스식 라인(13)의 채널(1)내 제어 워드가 출력 포트(P64)에 연결되고, 입력 포트(P64)에서 채널(1)내 제어 워드가 시간 멀티플렉스 라인(15)에 연결됨을 규정짓는다. 마찬가지로, 시간 슬롯 TS2동안, 제어 메모리(29)로부터의 정보는 시간 멀티플렉스식 라인(14)의 채널(2)내 제어 워드가 출력 포트(P64)에 연결되고, 입력 포트(P64)에서 채널(2)내 제어 워드가 시간 멀티플렉스식 라인(16)에 연결됨을 규정짓는다. 이러한 방식으로 작동할때 출력 포트(P64)는 포트 제어 워드가 시간 멀티플렉스식 스위치에 송신되었던 동일한 번호의 수신지를 갖는 채널내 모든 제어 워드를 시간 멀티플렉스식 스위치(10)로부터 수신한다. 더 나아가, 각각의 제어 채널은 그들의 관련 제어 채널과 동일한 번호의 수신지를 갖는 시간 슬롯동안 입력 포트(P64)로부터 제어 워드를 수신하도록 연결된다. 출력 포트(P64)에 스위칭된 제어 워드는 그 제어 워드와 연관된 위치에 그들을 일시적으로 기억하는 제어 분배 유니트(31)에 송신된다. 제어 분배 유니트(31)에서의 기억 위치와 제어 채널과의 연관에 의해, 기억된 정보원이 식별된다.

시간 슬롯 교환 유니트로부터의 각각의 제어 메시지는 시작 문자, 수신지 부분, 신호화 정보 부분 및 종료 문자를 포함한다. 수신지 부분은 제어 메시지의 예상된 수신지를 유일하게 규정짓는다. 제어 분배 유니트(31)는 제어 메시지에 대한 적절한 수신지를 결정하도록 각각의 제어 메시지의 수신지 부분을 해석하고, 그 메시지를 수신지 유니트와 연관된 제어 채널과 동일한 번호의 수신지를 갖는 채널에서 시간 멀티플렉스식 스위치(10)의 입력 포트(P64)에 재송신한다.

상기와 같이 작동할때 시간 슬롯 교환 유니트(11)는 그 순환 제어 채널동안 제어 워드를 송신함으로써 제어 메시지를 시간 슬롯 교환 유니트(12)에 송신하여, 시간 슬롯 교환 유니트(12)를 식별하는 수신지 부분을 갖는 제어 메시지를 형성하게 된다. 제어 분배 유니트(31)는 제어 워드를 어큐뮬레이트하고, 수신지 부분을 해석하며, 시간 슬롯 교환 유니트(12)와 연관된 제어 채널과 동일한 번호의 수신지를 갖는 채널동안 메시지를 입력 포트(P64)에 재송신한다. 제어 메시지는 제어 메시지의 수신지 부분에서 중앙 제어기(30)를 규정함으로써 중앙 제어기(30)에 송신될 수 있다. 이러한 동작이 발생할때, 제어 분배 유니트(31)는 그 메시지를 시간 멀티플렉스식 스위치(10)로 순환시키지 않고 통신 링크(32)를 경유하여 중앙 제어기(30)에 송신한다. 마찬가지로, 메시지는 특정 시간 슬롯 교환 유니트를 규정하는 수신지 부분을 갖는 제어 메시지를 제어 분배 유니트(31)에 송신함으로써 중앙 제어기(30)로부터 시간 슬롯 교환 유니트중 하나에 송신될 수 있다. 이러한 송신은 통신 링크(32)를 이용하여 수행되기도 한다.

각각의 제어 유니트, 예를들면 (17), (18)는 관련 제어 유니트의 제어를 위한 프로그램과, 제어 유니트, 그 관련 시간 슬롯 교환 유니트 및 그 관련 가입자의 1차적 기능에 관한 데이타를 기억하는 메모리(57)(제 23 도)를 포함한다. 메모리(57)는 서비스의 분류, 이득이나 감쇠에 대한 가입자 한계, 전화료 스크리닝 정보, 그리고 공동 보류 종료와 같은 정상 호출 처리 절차에서의 변화에 관한 정보와 같은 정보를 기억한다. 주어진 메모리(57)의 내용중 대부분은 다른 제어 유니트나 중앙 제어기와 관련된 메모리 위치에 기억되지 않는다. 그러나, 유지를 위하여 벌크 메모리(도시안됨)에 기억될 수도 있다. 예를들면, 공동 보류 종료 정보와 같이 메모리(57)내 어떤 정보는 다른 제어 유니트에 의해 수행되는 기능과 일차적으로 연관된다. 이 정보는 이러한 정보의 집중 기억 장치의 비효율을 피하고 데이타 복제를 피하도록 그 정보와 관련된 가입자와 연관하여 기억된다. 제어 분배 유니트(31)를 통하여 수신된 제어 채널을 이용하여 상기의 구성은 이 호출 관련 정보를 다른 제어 유니트와 중앙 제어기(30)에 전송하는데 이용된다.

이미 서술된 바와 같이, 제어 유니트(17)는 각각의 라인 유니트에 의해 수행되는 많은 작동을 제어한다. 제어 유니트(17)의 주 처리 엔티티는 메모리(57)에 기억된 명령에 응답하여 작동하는 프로세서(66)(제 23 도)이다. 제어 유니트(17)는 프로세서(66)로부터 버스(59)를 경유하여 명령을 수신하고, 여기에 응답하여 통신선로(27)를 경유하여 명령을 수신하고, 여기에 응답하여 통신 선로(27)를 경유하여 라인 유니트, 예를들면(19), (20)와 통신하는 제어 인터페이스 회로(56)를 포함한다. 제어 유니트(17)는 신호 프로세서(65)와 디지탈 서비스 유니트(67)도 포함한다. 신호 프로세서(65)는 시간 슬롯 교환 유니트(11)에 의해 수신된 각각의 데이타 워드의 신호화 부분(제 26 도의 비트 A 내지 G)을 수신하고 분석함으로써 프로세서(66)의 실시간 로드 요구를 줄인다. 디지탈 서비스 유니트(67)는 PCM신호로 변환된 가입자로부터의 톤 신호를 검출하기 위하여 시간 슬롯 교환 유니트(11)에 의해 수신된 각각의 데이타 워드의 데이타 부분(제 26 도)을 수신한다. 디지탈 서비스 유니트(67)는 게이트(51)를 경유하여 가입자에게, 그리고 게이트(52)를 경유하여 시간 멀티플렉스식 스위치(10)로 톤과 신호를 PCM 포맷으로 송신하는데 이용되기도 한다. 라인 유니트(19)뿐만 아니라, 제어 인터페이스 회로(56), 신호 프로세서(65) 및 디지탈 서비스 유니트(67)의 작동은 이 기술에서 알려져 있다. 제 22 도의 시스템에서, 라인 유니트내에서 이용된 클럭 신호는 클럭 회복 회로(84)(제 24 도)에 의해 제어 인터페이스(56) 및 통신 선로(27)를 경유하여 인터페이스 유니트(69)(제 23 도)내에 송신된다.

각각의 라인 유니트는 각각 16비트의 64디지탈 채널을 각각 포함하는 순환 프레임을 송신한다. 이 정보는 시간 슬롯 교환 유니트(11)내에서 멀티플렉스 유니트(60)(제 23 도)에 송신된다. 멀티플렉스 유니트(60)는 신호가 재포맷되고, 각각의 125μs프레임에 대해 512채널을 갖는 출력 시간 멀티플렉스식 라인(62)상에 송신된다. 마찬가지로, 디멀티플렉스 유니트(61)는 채널이 라인 유니트(19)와 같은 8라인 유니트에 소정의 구성으로 분배되는 시간 멀티플렉스식 라인(63)상에 각각 16비트의 512채널을 수신한다. 더 나아가, 멀티플렉스 유니트(60)는 정보의 인입 채널을 직렬에서 병렬 형태로 변환하고, 디멀티플렉스 유니트(61)는 수신한 정보를 병렬에서 직렬 형태로 변환한다. 시간 멀티플렉스식 라인(62)상의 주어진 채널에 송신된 정보는 그 주어진 채널과 유일하게 관련된 메모리 위치에 수시간 시간 슬롯 교환기(50)에 기억된다.

주어진 데이타 워드가 기억되는 특정의 메모리 위치는 시간 슬롯 카운터(54)에 의해 발생된 시간 슬롯 수신지 신호에 의해 규정지어진다. 시간 슬롯 카운터(54)는 순환하는 일련의 512시간 슬롯 수신지를 매 시간 슬롯당 1시간 슬롯 수신지의 속도로 발생한다. 주어진 데이타 워드가 수신되는 시간 슬롯 기간동안 발생된 특정의 시간 슬롯 수신지는 그 데이타 워드를 기억하는 수신 시간 슬롯 교환기(50)내에서 메모리 위치를 규정짓는다. 데이타 워드는 수신 시간 슬롯 교환기(50)로부터 매 시간 슬롯당 1데이타 워드의 속도로 판독되기도 한다. 주어진 시간 슬롯동안 수신 시간 슬롯 교환기(50)로부터 판독될 데이타 워드의 메모리 어드레스는 제어 RAM(55)를 판독함으로써 획득된다. 제어 RAM(55)은 시간 슬롯 카운터(54)로부터 시간 슬롯 수신지에 의해 규정된 어드레스에서 매 시간 슬롯당 1번 판독되고, 이와 같이 판독된 량은 그 시간 슬롯에 대해 판독 어드레스로서 수신 시간 슬롯 교환기(50)로 송신된다. 수신 시간 슬롯 교환기(50)로부터 판독된 데이타 워드는 시간 멀티플렉스식 라인(68), 게이트(8), 시간 멀티플렉스식 라인(68') 및 인터페이스 유니트(69)를 경유하여 시간 멀티플렉스식 스위치(10)로 송신된다. 시간 멀티플렉스식 스위치(10)로부터의 데이타 워드는 인터페이스 유니트(69)에 의해 시간 슬롯 교환 유니트(11)에 의해 수신되고, 시간 멀티플렉스식 라인(70'), 게이트(9) 및 시간 멀티플렉스식 라인(70)을 경유하여 송신 시간 슬롯 교환기(53)에 운반된다. 시간 슬롯 교환 유니트(11)에 연결된 라인 유니트에 의해 서브되는 가입자 사이의 통화의 경우, 제어 RAM(55)이 게이트(8, 9)를 동작시키면, 시간 멀티플렉스식 라인(68)상의 수신 시간 슬롯 교환기(50)에 의해 송신된 데이타 워드가 게이트(8), (9)와 시간 멀티플렉스식 라인(70)을 경유하여 송신 시간 슬롯 교환기(53)에 운반된다.

송신 시간 슬롯 교환기(53)는 제어 RAM(55)으로부터 어드레스에 의해 규정지어진 위치에 인입 데이타 워드를 기억한다. 데이타 워드는 시간 슬롯 카운터(54)에 의해 규정지어진 어드레스에서 송신 시간 슬롯 교환기(53)로부로 판독된다. 이와 같이 판독된 데이타 워드는 라인 유니트(19)에 송신하기 위하여 시간 멀티플렉스식 라인(63)에 송신된다. 제어 RAM(55)은 예를들면 송신 시간 슬롯 교환기(53)와 같은 특정 회로와 각각 관련된 다수의 제어 메모리로서 실현될 수 있음을 유의한다. 제어 메모리의 특정 구조는 본 설명에서는 중요하지 않고 시간 슬롯 교환 유니트(11)내에서 타이밍과 회로 요건에 따라 변할 수 있다. 수신 시간 슬롯 교환기(50), 제어 RAM(55), 시간 슬롯 카운터(54) 및 송신 시간 슬롯 교환기(53)에 의해 수행되는 시간 슬롯 교환의 일반적인 원리는 본 기술에서 공지되어 있고, 본 명세서에서 좀더 상세히 설명되지는 않는다.

제 22 도의 시스템에서의 제어 정보의 1차 모드는 소스 시간 슬롯 교환 유니트로부터 시간 멀티플렉스식 스위치(10)와 제어 분배 유니트(31)를 통과하고 다시 수신지 시간 슬롯 교환 유니트 제어 메시지를 송신하는 것을 포함한다. 통신의 2차 모드도 이용되고 이에 의해 주어진 호출에 대한 제어 정보는 소스 시간 슬롯 교환 유니트로부터 그 호출에 대해 할당된 시간 슬롯을 이용하여 시간 멀티플렉스식 스위치(10)를 경유하여 수신지 시간 슬롯 교환 유니트에 송신된다. 호출 시간 슬롯에서의 데이타 워드와 E비트 부분은 2차 모드 통신용으로 이용된다. 그러나, 신호화 비트중 일부 또는 모두가 이 2차 통신 선로 연속성 체크와 신호 수령확인의 이중 목적을 수행한다. 제어 RAM(55)(제 23 도)은 512기억위치 각각에 하나의 E비트 위치를 포함한다. 호출 과정동안 프로세서(66)는 호출과 관련된 제어 RAM(55)의 각각의 기억 위치의 E비트 위치에 기억된 디지트를 제어한다. 제어 RAM(55)이 수신 시간 슬롯 교환기(50)로부터 판독될 데이타 워드를 규정짓는 어드레스를 송신할때, 이 제어 RAM은 수신 시간 슬롯 교환기(50)에 기억된 E비트 대신에 시간 멀티플렉스식 라인(68)상에 상기 기억된 E비트를 송신한다. 이러한 작동은 시간 슬롯 교환 유니트 사이에 E비트 채널을 이용하는 메시지의 송신을 허용한다. 제 23 도의 배열은 시간 멀티플렉스식 라인(70)상에 수신된 각각의 데이타 워드의 E비트를 수신하는 E비트 어큐뮬레이트(48)를 포함한다. 이러한 E비트는 E비트 어큐뮬레이터(48)에 의해 E비트 체크 회로(192)에 송신된다. E비트 체크 회로(192)는 선택된 데이타 워드의 E비트와 관련된 출력 신호를 프로세서(66)에 송신하기 위해 도체(195)상에 있는 프로세서(66)로부터의 명령에 응답한다. 예컨대, 통신 선로 형성기간동안 프로세서(66)는 E비트 체크 회로(192)로 하여금 특정 채널이 E비트 위치를 조사하고 예정된 시간 주기내에 논리 1이 수신되면 프로세서(66)에 통고하게 한다.

제 28 도는 E비트 체크 회로(192)에 의해 수행되는 기능의 흐름도이다. 논리 1의 E비트가 예정된 시간 주기내에 특정 채널에서 발견되지 않을때, 이 사실을 나타내는 불연속성 신호는 도체(193)를 경유하여 프로세서(66)에 송신된다. 다른 예로서, 상기 시간 주기내에서 이러한 논리 1이 E비트 체크 회로(192)에 의해 발견될때 연속성 신호는 도체(194)를 경유하여 프로세서(66)에 송신된다. E비트 체크 회로(192)는 각각의 작동중인 호출의 E비트를 조사한다. 작동중인 호출의 E비트가 논리 1로 되고 고정된 시간 주기동안 지속될때 상기의 불연속성 신호는 그 관련 프로세서(66)에 송신된다. 불연속성 신호를 수신하는 어떠한 프로세서(66)도 이 사실을 나타내는 제어 메시지를 중앙 제어기(30)에 송신한다.

제 29 도는 하나의 인입 채널, 즉 통신 선로와 연관된 E비트 체크 회로(192)의 부분을 도시한다. 타이머(196)는 도체(195)상에 있는 프로세서(66)로부터의 명령에 응답한다. 예정된 시간 주기가 지나갈때 명령이 프로세서(66)로부터 수신되므로, 타이머(196)는 AND게이트(199)의 한 입력으로서 연결된 도체(197)상에 논리 1을 송신하고, AND게이트(199)의 출력은 도체(193)에 연결된다. 연속성 신호 발생기(198)는 관련 채널의 E비트 위치를 수신하고, 논리 1의 E비트에 응답하여 도체(194)에 논리 1의 출력을 발생시킨다. 도체(194)상의 논리 1은 논리 0의 E비트가 연속성 신호 발생기(198)에 의해 발견될때까지 연속하여 인가된다. 연속성 신호 발생기(198)로부터의 출력 신호는 반전되어 AND게이트(199)의 입력에 인가되기도 한다. 따라서, 타이머(196)가 그 논리 1출력을 발생시키면, 이 출력은 연속성 신호 발생기(198)가 논리 0출력을 발생시킬때(E비트가 수신되지 않음을 나타냄) AND게이트(199)를 경유하여 도체(193)에 불연속성 신호로서 인가될 것이다. 다른 예로서, 연속성 신호 발생기(198)가 논리 1 출력을 발생시킬 때마다 도체(193)상의 신호는 논리 0으로 유지되는 한편, 논리 1 연속성 신호는 도체(194)상에 송신된다. E비트 체크 회로의 기능은 프로세서(66)에 의해 유익하게 수행될 것이고, 따라서 별도의 E비트 체크 회로(192)가 불필요하게 된다. 호출 완료를 실현함에 있어서 E비트 채널의 이용은 본 명세서에서 이후에 좀더 상세히 논의될 것이다.

다음은 스위칭 시스템의 여러 제어 엔티티들 사이의 통신의 1차 모드에 대한 설명이다. 프로세서(66)는 완전히 다이알링된 번호에 응답하여 그 다이알링된 번호에 관하여 번역을 수행하고, 중앙 제어기(30)(제 22 도)용 제어 메시지를 공식화하여, 그 호출에 대한 유휴 시간 슬롯이 시간 멀티플렉스식 스위치(10)를 통하여 형성될 수 있게 된다. 이 제어 메시지는 프로세서(66)에 의하여 메모리(57)에 기억된다. 당 기술에서 잘 알려진 형태의 DMA 유니트(58)는 1프레임당 1제어 워드의 속도로 제어 메시지를 판독하고, 시간 멀티플렉스식 라인상에서 시간 멀티플렉스식 스위치(10)로 송신하기 위하여 인터페이스 유니트(69)내 제어 워드 소스 레지스터(80)(제 24 도)로 상기 제어 워드를 송신한다. 마찬가지로, 제어 메시지는 인터페이스 유니트(69)에 있는 제어 워드 수신지 레지스터(92)(제 24 도)에서 다른 제어 유니트 및 중앙 제어기(30)로부터 수신되고, 그들 제어 메시지가 프로세서(66)에 의해 판독되는 메시지(57)로 DMA 유니트(58)에 의하여 송신된다. 제 24 도에 상세히 도시된 인터페이스 유니트(69)는 멀티플렉스/디멀티플렉스 회로(75)와 2개의 링크 인터페이스(78), (79)를 포함한다. 멀티플렉스/디멀티플렉스 회로(75)는 수신 시간 슬롯 교환 유니트(50)로부터 시간 멀티플렉스식 라인(68')을 경유하여 데이타 워드를 수신하고 시간 멀티플렉스식 라인(70')을 경유하여 송신 시간 슬롯 교환기(53)에 데이타 워드를 송신하도록 연결된다. 두 시간 멀티플렉스식 라인(68'), (70')이 125μs 프레임당 512채널의 속도로 데이타 워드를 운반한다는 사실이 상기될 것이다. 멀티플렉스/디멀티플렉스 회로(75)는 각각의 우수 채널에 데이타 워드를 시간 멀티플렉스식 라인(77)상에 송신하고 각각이 기수 채널을 시간 멀티플렉스식 라인(76)에 송신함으로써 라인(68')상에 수신된 정보를 2개의 시간 멀티플렉스식 라인(76), (77)으로 분할한다.

따라서, 각각의 시간 멀티플렉스식 라인(76), (77)은 프레임당 256채널의 속도로 정보를 운반한다. 추가적으로, 멀티플렉스/디멀티플렉스 회로(75)는 두 256채널의 시간 멀티플렉스식 라인(85), (86)상의 정보를 512채널의 시간 멀티플렉스식 라인(70')에 결합한다. 이 결합은 시간 멀티플렉스식 라인(86)으로부터의 데이타 워드가 우수 채널에 송신되는 동안 시간 멀티플렉스식 라인(85)으로부터의 데이타 워드가 시간 멀티플렉스식 라인(85), (86)으로부터 데이타 워드를 교번송신함으로써 발생한다. 시간 멀티플렉스식 라인(76), (85)은 링크 인터페이스(78)에 연결되고, 시간 멀티플렉스식 라인(77), (86)은 링크 인터페이스(79)에 연결된다. 시간 슬롯 교환 유니트(11)는 프레임당 512시간 슬롯(채널)을 기초로 작동하는 반면, 링크 인터페이스(78), (79)와 시간 멀티플렉스식 스위치(10)는 프레임당 256시간 슬롯(채널)을 기초로 작동함을 주목해야 한다.

더 나아가, 시간 슬롯 교환 유니트(11)로부터 수신되고 이 유니트(11)로 송신되는 데이타 워드의 채널은 완전히 동기이다. 즉, 주어진 번호의 수신지를 갖는 채널이 시간 슬롯 교환 유니트(11)로부터 링크 인터페이스(78)에 의해 수신될때마다, 두 링크 인터페이스(78), (79)는 시간 슬롯 교환 유니트(11)에 대하여 동일한 번호의 수신지를 갖는 채널을 수신하고 송신할 것이다. 분할후 동기를 유지하기 위하여 시간 멀티플렉스식 라인(68')상의 모든 기수 채널은 멀티플렉스/디멀티플렉스 회로(75)에 의해 지연되어, 기수 채널과 바로 뒤의 우수 채널이 각각의 시간 멀티플렉스식 라인(76), (77)에 거의 동시에 송신된다. 이와 유사하게, 시간 멀티플렉스식 라인(86)상에 링크 인터페이스(79)로부터의 각각의 데이타 워드는 그와 함께 멀티플렉스/디멀티플렉스 회로(75)에 의해 자신과 함께 거의 동시에 수신된 데이타 워드 바로 다음에 시간 멀티플렉스식 라인(70')에 송신되도록 멀티플렉스/디멀티플렉스 회로(75)에 의해 지연된다. 아래의 설명중에서 주어진 데이타 워드의 시간 슬롯은 링크 인터페이스(78, 79) 및 시간 멀티플렉스식 스위치(10)에 대한 시간 슬롯으로 지칭된다. 예컨대, 시간 멀티플렉스식 라인(685) 채널(1)로부터의 데이타 워드와 채널(2)로부터의 데이타 워드는 모드 링크 인터페이스(78), (79)와 시간 멀티플렉스식 스위치(10)의 시간 슬롯 채널(1)과 연관된다. 각각의 링크 인터페이스 유니트(78), (79)는 시간 멀티플렉스식 스위치(10)의 한 입출력 포트쌍과 유일하게 연관된다.

링크 인터페이스(78)(제 24 도)는 시간 멀티플렉스식 스위치(10)로부터 시간 멀티플렉스식 라인(15)을 경유하여 직렬로 송신된 데이타 워드를 수신하고 이 정보를 도체(83)상에 직렬로 재송신하는 수신기(82)를 포함한다. 클럭 회복 회로(84)는 도체(83)와의 연결에 의해 인입 비트 흐름을 수신하고 그로부터 32.768MHz 클럭 신호를 회복한다. 이 클럭 신호는 링크 인터페이스 회로(78)용 타이밍을 제공하는데 이용된다. 이후에 본 명세서에서 좀더 상세히 설명되는 바와 같이, 시간 멀티플렉스식 라인(15)상에 수신된 정보는 시간 멀티플렉스식 라인(13)상에 송신된 것과 반드시 채널 동기화 상태에 있지는 않다. 시간 멀티플렉스식 라인(76), (85)상의 데이타 워드 사이에 채널 동기를 이루기 위하여 도체(83)상의 인입 데이타 워드는 랜덤 액세스 메모리(87)에 버퍼된다. 도체(83)상의 데이타 워드는 랜덤 액세스 메모리(87)내에, 기록 어드레스 발생기(88)에 의해 규정지어진 위치에 기록된다. 기록 어드레스 발생기(88)는 클럭 회복 회로(84)로부터 2.048MHz 클럭 신호를 수신하고, 여기에 응답하여 도체(83)상의 인입 데이타 워드와 동기 상태로 순환 시퀀스 256 기록 어드레스를 발생시킨다. 데이타 워드는 순환 시퀀스의 256 판독 어드레스를 발생시키는 판독 어드레스 발생기(89)에 의해 규정지어진 위치에서 시간 슬롯 교환 유니트(11)에 송신하기 위하여 랜덤 액세스 메모리(87)로부터 판독된다. 판독 어드레스는 오프셋 회로(90)로부터 수신된 정보에서 유도된다. 오프셋 회로(90)는 기록 어드레스 발생기(88)에 의해 발생된 기록 어드레스를 수신하고, 거기서 소정 수를 효과적으로 뺀다. 이와 같은 감산의 결과는 이때 판독 어드레스 발생기(89)에 송신된다. 이러한 방식으로, 판독 어드레스 발생기(89)는 기록 어드레스 발생기(88)에 의해 발생된 어드레스 다음의 약 1/4프레임(64시간 슬롯)인 일련의 판독 어드레스를 발생시킨다.

인터페이스 유니트(69)의 링크 인터페이스(78), (79)는 채널 동기를 유지하도록 마스터/슬레이브 모드로 작동한다. 본 실시예에서, 링크 인터페이스(78)는 마스터이고 위에서 설명된 방식으로 계속 작동한다. 그러나, 링크 인터페이스(79)의 판독 어드레스 발생기는 링크 인터페이스(78)의 판독 어드레스 발생기(89)로부터의 판독 어드레스에 의해 구동된다. 시간 멀티플렉스식 라인(15), (16)의 길이가 다를 수 있으므로, 대략 1/4 가량의 정보 프레임이 링크 인터페이스(79)에 이용된 기록 어드레스와 판독 어드레스를 분리할 수 있음을 주목해야 한다. 이러한 현상이 발생하는 이유는 시간 멀티플렉스식 라인(85), (86)상에 송신된 데이타 워드가 채널 동기 상태에 있는 반면 시간 멀티플렉스식 라인(15), (16)에 대해서는 이러한 동기가 필요하지 않기 때문이다.

제어 메시지를 송수신하는데 주어진 링크 인터페이스에 동일한 채널이 이용된다. 제어 메시지를 운반하기 위하여 주어진 링크 인터페이스, 예를들면 인터페이스(78)에 의해 이용된 특정 채널이 프리세트되고 제어 채널 레지스터(81)에 기억된다. 판독 어드레스 발생기(89)에 의해 발생된 각각의 판독 어드레스는 이 판독 어드레스를 제어 채널 레지스터(81)에 기억된 프리세트 제어 채널 수신지와 비교하는 비교기(91)에 송신된다. 비교기(91)에 의해 순간 판독 어드레스가 제어 채널 수신지와 동일하다고 판정될때, 이 비교기는 제어 워드 소스 레지스터(80)와 제어 워드 수신지 레지스터(92)에 송신되는 게이팅 신호를 발생한다. 제어 워드 수신지 레지스터(92)는 비교기(91)로부터의 게이팅 신호에 응답하여 시간 멀티플렉스식 라인(85)상의 정보를 기억한다. 그 특정의 채널동안, 시간 멀티플렉스식 라인(85)상의 정보는 제어 유니트(17)에 의해 이용될 제어 채널의 내용을 포함한다. DMA 유니트(85)의 작동에 의하여 제어 워드 레지스터(92)의 내용은 다음 제어 채널전에 메모리(57)에 송신된다. 이와 유사하게, 제어 워드 소스 레지스터(80)는 그 내용을 시간 멀티플렉스식 라인(76)으로 게이팅하고 따라서 제어 워드를 송신함으로써 비교기(91)로부터의 게이팅 신호에 응답한다. 제어 워드는 유사한 방식으로 링크 인터페이스(79)에 의해 송수신되지만, 링크 인터페이스(79)와 연관된 특정의 제어 채널 수신지는 링크 인터페이스(78)와 연관된 것과는 다르다.

판독 어드레스 발생기(89)에 의해 발생된 판독 어드레스는 프레임 시퀀스 발생기(93)에 송신되기도 한다. 프레임 시퀀스 발생기(93)는 프레이밍 비트의 유일한 시퀀스를 채널당 1배트의 속도로 발생시킴으로써 판독 어드레스에 응답한다. 각각의 채널동안, 프레임 시퀀스 발생기(93)에 의해 발생된 비트는 프레이밍 비트를 시간 슬롯 교환 유니트(11)로부터의 데이타 워드의 G비트 위치로 배치하는 프레임 삽입 회로(94)에 송신된다. 이러한 프레이밍 비트를 포함하는 데이타 워드는 병렬-직렬 레지스터(95)와 구동 회로(96)를 경유하여, 시간 멀티플렉스식 스위치(10)의 유일한 입력 포트에 연결되는 시간 멀티플렉스식 라인(13)에 송신된다. 링크 인터페이스(78)에 의해 수신된 각각의 데이타 워드는 발생되어 시간 멀티플렉스식 스위칭(10)에 의해 송신되는 플레이밍 비트를 포함한다. 프레임 체커(checker)(97)는 시간 멀티플렉스식 스위치(10)로부터 각각의 데이타 워드의 각각의 프레이밍 비트를 판독하고, 시간 멀티플렉스식 스위치(10)와 프레임 체커 사이의 통신이 아직 동기 상태에 있는가를 판정한다. 동기라면 정정이 이루어지지 않지만 동기가 아니면 당해 기술에서 알려진 방식으로 클럭 회복 회로(84)와 통신함으로써 리프레이밍이 달성된다.

시간 멀티플렉스식 스위치(10)의 입출력 포트는 두 포트가 모두 동일한 링크 인터페이스에 연결되므로 쌍으로 고려될 수 있다. 더 나아가, 시간 멀티플렉스식 스위치(10)의 각각의 입출력 포트쌍은 링크 인터페이스(78), (79)와 유사한 형태의 시간 멀티플렉스식 스위치 링크 인터페이스에 연결된다. 링크 인터페이스(78)는 시간 멀티플렉스식 라인(13)으로부터 데이타 워드를 수신하고 그러한 데이타 워드를 시간 멀티플렉스식 라인(103)을 경유하여 직렬-병렬 레지스터(102)에 송신하는 수신기(101)를 포함하는 시간 멀티플렉스식 스위치 링크 인터페이스(100)(제 25 도)에 연결된다. 시간 멀티플렉스식 라인(103)으로부터의 비트 흐름은 클럭 신호를 유도하고 프레임 동기가 현존하는가의 여부를 결정하는 클럭 회복 회로(104)와 프레임 체크 회로(105)에 각각 인가되기도 한다. 시간 멜티플렉스식 스위치 링크 인터페이스(100)는 클럭 회복 회로(104)로 부터의 신호에 응답하여 일련의 기록 어드레스를 발생하는 기록 어드레스 발생기(106)도 포함한다. 직력-병렬 레지스터(102)에 송신된 각각의 데이타 워드는 기록 어드레스 발생기(106)에 의해 발생된 어드레스에서 랜덤 액세스 메모리(107)에 기록된다.

시간 멀티플렉스식 스위치(10)는 그 입출력 포트 사이의 선로를 완성하도록 약 488ns의 256시간 슬롯의 프레임에서 작동하는 시분할, 공간 분할 스위치(108)도 포함한다. 입력 포트와 출력 포트 사이의 스위칭 선로가 각각의 시간 슬롯동안 연결되도록 규정짓는 제어 정보는 그러한 연결을 형성하도록 각각의 시간 슬롯마다 판독되는 제어 메모리(29)(제 22 도)에 기억된다. 각각의 시간 슬롯이 번호 있는 수신자를 구비하고, 주어진 시간 슬롯동안 동일한 번호의 수신지를 갖는 데이타 워드 채널이 스위칭되는 것에 유의한다. 따라서, 주어진 번호의 수신지를 갖는 채널에서의 모든 데이타 워드는 부정확한 스위칭을 피하기 위하여 그들과 관련된 시간 슬롯동안 시분할, 공간분할 스위치(108)에 송신되어야 한다. 이러한 목적으로, 시간 멀티플렉스식 스위치(10)는 각각의 시간 멀티플렉스식 스위치 링크 인터페이스의 각각의 랜덤 액세스 메모리에 거의 동시에 송신되는 순환 시퀀스의 256판독 어드레스를 발생시키는 마스터 클럭 회로(109)를 포함한다. 따라서, 랜덤 액세스 메모리(107)와 다른 모든 시간 멀티플렉스식 스위치 링크 인터페이스에 포함된 동등한 랜덤 액세스 메모리는 동일한 시간 슬롯과 연관된 데이타 워드를 거의 동시에 판독한다. 랜덤 액세스 메모리(107)로부터 판독된 데이타 워드는 상기 병렬-직렬 시프트 레지스터(110)에 송신되고, 병렬-직력 시프트 레지스터(110)로부터 이 데이타 워드라 시분할, 공간분할 스위치(108)에 송신된다.

시간 멀티플렉스식 라인(15)상에서 링크 인터페이스(78)에 송신될 모든 데이타 워드는 시분할, 공간분할 스위치(108)로 송신하는 1시간 슬롯내에서 도체(11)상에서 시분할, 공간분할 스위치(108)로부터 수신된다. 시간 멀티플렉스식 스위치 링크 인터페이스(100)는 매 시간 슬롯당 1비트의 속도로 일련의 프레이밍 비트를 발생하는 프레임 시퀀스 발생기(112)를 포함한다. 프레이밍 비트는 도체(11)상에서 각각의 데이타 워드는 비트 위치 G에 프레임 비트를 배치하는 프레임 삽입 회로(113)에 송신된다. 도체(111)상의 각각의 데이타 워드는 구동 회로(114)를 경유하고 시간 멀티플렉스식 회로(15)를 경유하여 링크 인터페이스(78)에 송신된다.

다음은 제 22 도의 시스템에서의 호출 셋업 및 제거의 일례이다. 이 실시예에서, 가입자 세트(23)에서 가입자는 가입자(26)를 호출할 것을 희망한다. 라인 유니트(19)는 가입자 세트(23)에서 발신 오프 후크를 검출하고, 메시지를 통신 선로(27)를 경유하여 제어 유니트(17)에 송신한다. 제어 유니트(17)는 라인 유니트(19)로부터의 이러한 메시지에 응답하여 라인 유니트(19)와 시간 슬롯 교환 유니트(11)사이의 어느 통신 채널이 데이타 워드 통신을 위해 이용될 것인가를 규정짓는 명령을 라인 유니트(19)에 송신한다. 더 나아가, 제어 유니트(17)는 시간 슬롯 교환 유니트(11)와 라인 유니트(19) 사이의 새로운 오프 후크 가입자와 연관된 채널에 다이알 톤을 송신하기 시작한다. 계속해서 제어 유니트(17)는 가입자 세트(23)의 DC 상태를 조사한다. 제어 유니트(17)는 가입자 세트(23)에서 디지트의 다이알링을 검출하고, 이러한 제 1 디지트에 응답하여 다이알 톤을 끝마친다. 완전히 다이알링된 번호와 발신 가입자의 신원을 근거로 하여, 제어 유니트(17)는 중앙 제어기(30)용 제어 메시지를 공식화한다. 이 제어 메시지는 수신지 부분을 식별하는 중앙 제어기(30)를 포함하고, 더 나아가 발신 가입자 신원, 착신 가입자 신원, 그리고 어떤 발신 가입자 관련 정보, 예를들면 서비스 부류를 포함한다.

제 27 도는 가입자 사이의 호출 성립을 위한 프로세서들 간의 통신에 의한 기능선도이다. 제 27 도에서, 발신 유니트(190)는 발신 가입자 세트(23), 라인 유니트(19), 시간 슬롯 교환 유니트(11) 및 제어 유니트(17)를 나타낸다. 이와 마찬가지로, 착신 유니트(91)는 착신 가입자 세트(26), 라인 유니트(22), 시간 슬롯 교환 유니트(12) 및 제어 유니트(18)를 나타낸다. 호출 완료 순서에서의 각각의 통신은 그 방향을 나타내는 화살표 머리로 끝나고 관련 문자(a) 내지 (g)를 갖는 라인에 의해 제 27 도에서 표시된다. 다음 설명의 과정에서, 문자(a) 내지 (g)는 논의된 특정 통신을 식별하는데 이용된다. 발신 유니트(190)의 제어 유니트(17)에 의해 공식화된 제어 메시지(a)는 이미 설명된 바와 같이 시간 멀티플렉스식 라인(13)의 제어 채널에 매 프레임당 1 제어 워드씩 송신된다. 기수 입출력 포트와 연관된 시간 멀티플렉스식 라인은 제어 메시지를 운반 하는데 이용된 1차 시간 멀티플렉스식 라인이다. 우수 입출력 포트쌍과 연관된 시간 멀티플렉스식 라인은 프로그램 및/또는 데이타 갱신 메시지와 같은 더 긴 메시지를 운반하는데 이용된다. 따라서, 시간 멀티플렉스식 라인(13)의 제어 채널은 본 실시예에서 제어 메시지를 운반하는데 이용된다. 이 제어 채널에서의 제어 워드는 그 제어 채널과 관련된 시간 슬롯동안 시간 멀티플렉스식 스위치(10)에 의해 제어 분배 유니트(31)에 스위칭된다. 이미 설명된 바와 같이, 제어 분배 유니트(31)는 수신된 메시지의 수신지 부분을 해석하고, 그 메시지를 중앙 제어기(30)에 송신한다.

중앙 제어기(30)는 착신자 신원과 연관된 시간 슬롯 교환 유니트의 신원을 계산하고 발신자와 착신자간의 통신을 위해 유휴 시간 슬롯을 할당한다. 본 실시예에서, 시간 슬롯(TS16)는 이러한 통신을 위해 선택되는 것으로 추정된다. 그 다음, 중앙 제어기(30)는 제어 분배 유니트(31)와 시간 멀티플렉스식 스위치(10)를 경유하여 가입자 세트(26)에 연결되는 착신 유니트(191)의 시간 슬롯 교환 유니트(12)에 제어 메시지(b)를 송신한다. 이 제어 메시지(b)는 착신 가입자의 신원, 발신자에 연결된 시간 슬롯 교환 유니트(11)의 신원, 그리고 시간 멀티플렉스식 스위치(10)를 통한 통신을 위해 이용될 시간 슬롯을 포함한다. 중앙 제어기(30)가 제어 메시지(b)를 시간 슬롯 교환 유니트(12)에 송신하는 것과 거의 동일한 시간에 이 중앙 제어기(30)는 통신 선로(49)를 경유하여 제어 메모리(29)에 명령(c)을 송신하고 그 명령은 시간 슬롯 교환 유니트(11)와 시간 슬롯 교환 유니트(12)를 연결하기 위해 시간 슬롯(TS16) 동안 이용될 스위칭 선로를 규정짓는다. 착신 유니트(191)의 제어 유니트(18)는 중앙 제어기(30)로부터의 제어 메시지(b)에 응답하여, 가입자 세트(26)와의 통신을 위하여 라인 유니트(22)와 시간 슬롯 교환 유니트(12) 사이에 채널을 할당하며, 가입자 세트(26)와 연관된 채널에서 논리 1의 E비트(d)를 시간 멀티플렉스식 스위치(10)에 송신하기 시작한다. 제어 유니트는 주어진 채널과 연관된 RAM(55)의 기억 위치를 액세스하고 그 E비트 위치를 논리 1로 세팅하므로써 논리 1의 E비트를 주어진 채널에 송신하는 것을 제어함을 상기하자. 더 나아가, 제어 유니트(18)는 착신 유니트(191)의 시간 슬롯 교환 유니트(12)의 신원과, 통신용으로 이용될 시간 슬롯(TS16)와, 제어 유니트(17)가 호출을 완성하는데 필요한 가입자 세트(26)에 관한 모든 정보를 규정짓는 제어 메시지를 공식화 한다. 제어 메시지(e)는 시간 멀티플렉스식 스위치(10)의 제어 채널과 제어 분배 유니트(31)를 경유하고 시간 슬롯 교환 유니트(11)와 연관된 제어 채널에서 시간 멀티플렉스식 스위치(10)를 다시 통과하여 발신 유니트(190)의 시간 슬롯 교환 유니트(11)에 송신된다. 이에 더하여, 제어 유니트(18)의 프로세서(66)는 E비트 체크 회로(192)가 예정된 시간 주기, 예를들면 128 프레임동안 시간 슬롯(TS16)에서 E비트의 상태를 조사하도록 명령한다.

제어 유니트(17)는 제어 유니트(18)로부터의 메시지에 응답하여, 가입자 세트(23)와 연관된 채널에서 논리 1의 E비트(f)를 시간 멀티플렉스식 스위치(10)에 송신하기 시작한다. 더 나아가, 발신 유니트(190)의 제어 유니트(17)는 논리 1이 실재하는 동안 시간 슬롯 교환 유니트(12)로부터 인입하는 채널(16)의 E비트를 체크한다. 이러한 논리 1의 E비트가 수신될때 연속성 신호는 E비트 체크 회로(192)로부터 제어 유니트(17)의 프로세서(66)에 송신되고, 이는 시간 슬롯 교환 유니트(12)에서 시간 슬롯 교환 유니트(11)까지의 통신 선로가 알려져 있음을 나타낸다. 시간 슬롯 교환 유니트(11)에서부터 시간 슬롯 교환 유니트(12)까지의 통신 선로의 연속성이 있을때, 제어 유니트(18)의 E비트 체크 회로(192)는 예정된 시간 주기 동안 채널(16)에서의 논리 1의 E비트를 검출할 것이다. 제어 유니트(18)의 E비트 체크 회로(192)는 논리 1의 E비트에 응답하여 그 관련 프로세서(66)에 연속성 신호를 송신한다. 제어 유니트(18)의 E비트 체크 회로(192)로부터의 연속성 신호에 응답하여, 라인 유니트(22)는 가입자 세트(26)에 호출 전류를 송신하도록 통고되고, 가청 호출 톤은 시간 슬롯(TS16)의 동안 가입자 세트(23)로 복귀된다. 가입자 세트(26)가 오프 후크로 될때, 라인 유니트(22)는 가청 호출 톤을 가입자 세트(23)에 송신하는 것을 종결시키고 호출 전류를 가입자 세트(26)에 인가하는 것을 종결시키도록 제어 유니트(18)에 통고한다. 그 다음, 제어 유니트(18)는 제어 메시지를 시간 슬롯 교환 유니트(12)로부터 제어 채널을 거쳐서 시간 슬롯 교환 유니트(11)에 송신하고, 이는 응답이 발생되었음을 나타낸다. 이로써 가입자간에 통신이 가능하게 된다.

호출 종료는 본 실시예에서 제어 유니트(17)인 발신 가입자와 연관된 제어 유니트에 의해 정상적으로 제어된다. 가입자 세트(23)가 온 후크로 갈때, 가입자 세트(23)와 가입자 세트(26) 사이의 채널에서의 E비트는 논리 0으로 바뀐다. 제어 유니트(18)는 논리 0의 E비트에 응답하여 그 호출의 부분이 종료됨을 규정하는 제어 메시지를 중앙 제어기(30)에 송신한다. 또한, 온 후크가 검출되면 유사한 메시지가 제어 유니트(17)로부터 송신된다. 이러한 두 메시지들에 응답하여, 중앙 제어기(30)는 가입자 세트(23)와 가입자 세트(26) 사이에 채널을 연결하는 선로를 중단하도록 제어 메모리(29)를 제어한다. 더 나아가, 제어 유니트(17), (18)는 그들의 관련 가입자 세트에서부터 시간 멀티플렉스식 스위치(10)까지의 선로가 다른 통신에 이용될 수 있도록 유휴 상태로 만든다. 가입자 세트(26)가 온 후크로 될때, 제어 유니트(17)에 온 후크가 발생하였음을 알리는 제어 메시지를 제어 채널을 경유하여 제어 유니트(17)에 송신한다. 제어 유니트(17)는, 이러한 메시지에 응답하여, 히트 타이밍(hit timing)과 유사한 소정 시간 주기동안 대기한 다음, 바로 위에 설명된 바와 같이 호출 종료 절차를 개시한다.

착신자는 정상 호출 완성/종료 루틴을 바꾸는 어떤 특성을 가질 수 있다. 실시예로서, 가입자(26)(위의 실시예의 착신 가입자)는 호출 추적을 받아야 한다. 이 상황에서, 가입자(26)로 향하는 모든 호출은 가입자(26)가 온 후크로 될때까지 완성 상태로 유지되는 것이 바람직하다. 본 실시예에 따라서, 위의 실시예에서 설명된 것과 동일한 방식으로 호출이 이루어진다. 그러나, 시간 슬롯 교환 유니트(12)로부터 시간 슬롯 교환 유니트(11)로 향하는 제 1 제어 메시지는 호출 추적이 곧 완성될 호출에 대해 작동함을 나타내는 부분을 포함한다. 제어 유니트(17)는 이 제어 메시지에 응답하여 호출 종료 순서를 수정하여, 가입자(26)가 온 후크로되었음을 나타내는 메시지가 제어 유니트(18)로부터 수신될때까지 완성된 선로는 제거되지 않게 된다.

[본 발명의 예시적 실시예]

제 12 도에 따라 배열된 제 1 도 내지 제 3 도에 도시된 본 발명에 대한 예시적인 실시예는 4가지 추가 스위칭 모듈(1000), (2000), (3000), (4000)이 합체되는 제 22 도의 시분할, 회선 스위칭 시스템을 포함한다. 추가의 스위칭 모듈은 시간 멀티플렉스식 스위치(10)의 입출력 포트쌍(P55) 내지 (P62)을 이용하여 연결된다. 스위칭 모듈(1000), (4000)만이 제 2 도 및 제 3 도에 상세히 도시된다. 주어진 스위칭 모듈, 예를들면 (1000)은 패킷 스위치식 통신 채널과 회선 스위치식 통신 채널을 시간 멀티플렉스식 스위치(10)를 통해 송신하지 않고서도 채널에 연결된 다수의 사용자 터미널, 예를들면(1001), (1002) 사이에 그러한 채널을 제공한다. 시간 멀티플렉스식 스위치(10)는 모듈간의 호출을 위해서만 이용된다.

[스위칭 모듈(1000)]

스위칭 모듈(1000)(제 2 도)은 2개의 디지탈 라인 유니트(1101, 1102), 시간 슬롯 교환 유니트(1011), 제어 유니트(1017), 프로세서 인터페이스(1300) 및 패킷 스위칭 유니트(1400)를 포함한다. 시간 슬롯 교환 유니트(1011)와 제어 유니트(1017)은 이미 설명된 시간 슬롯 교환 유니트(11)와 제어 유니트(17)(제 23 도)와 거의 동일하다. 본 실시예에서, 사용자 터미널과 제어 유니트(1017) 사이의 교신은 사용자 D채널, 패킷 스위칭 유니트(1400) 및 프로세서 인터페이스(1300)를 경유하는 메시지 신호화를 이용하여 실행되므로, 온 후크 및 오프 후크 상태, 다이알링된 디지트등을 검출하기 위해 제어 유니트(17)에서 요구되는 프로세서 기능은 제어 유니트(1017)에서는 요구되지 않는다. 제어 유니트(17)에서, 제어 인터페이스(56)(제 23 도)는 제어 정보를 선로(27)를 경유하여 라인 유니트에 운반하는데 이용된다. 제어 유니트(1017)에서, 제어 인터페이스(56)와 동등한 것은 통신 선로(1027)를 경유하여 디지탈 라인 유니트(1101), (1102)와 패킷 스위칭 유니트(1400)에 제어 정보를 운반하는데 이용된다. 프로세서(66)와의 통신을 위해 이용된 제어 유니트(17)내의 버스(59)와 동등한 버스(1059)는 프로세서 인터페이스(1300)에 연결되고, 사용자 터미널과 제어 유니트(1017)사이에 신호화 정보를 운반하는 수단이다.

[디지탈 라인 유니트(1101)]

디지탈 라인 유니트(1101)는 제 4 도에서 좀더 상세히 도시된다. 각각의 사용자 액세스 라인, 예를들면(1003)은 다수의 디지탈 라인 회로(1105)중 별도의 한 회로상에 종결한다. 본 실시예에서, 사용자 액세스 라인(1003)은 별도의 도선쌍에 각각의 방향으로 192Kbps의 비트 흐름을 운반하는 4선식 T 인터페이스임을 상기하자. 144Kbps는 메시지 신호화를 포함하는 사용자 정보를 운반하는데 이용되고, 144Kbps는 두개의 64Kbps의 회선 스위치식 B채널과 하나의 16Kbps의 패킷 스위치식 D채널을 포함한다. 사용자 터미널(1001)은 192Kbps의 비트 흐름을 4000라인 프레임/초의 속도로 48비트 라인 프레임에 송신한다. 각각의 48비트 라인 프레임은 프레임의 시작을 표시하도록 양극 방해를 이용하는 프레이밍 비트, 여러가지 다른 제어 비트, DC 평형 비트, 슈퍼 프레임 비트 및 예비 비트를 포함하고, 각각의 2개의 B채널 각각의 8비트 발생 2회분과 단일 D채널의 2비트 발생 2회분을 포함한다. 디지탈 라인 회로(1105)는 사용자 터미널(1001)로부터 변환기 결합을 경유하여 192Kbps의 비트 흐름을 수신하여, DC 절연, 공통 모드 신호 배제 및 과전압 보호를 제공하게 된다. 디지탈 라인 회로(1105)는 각각의 라인 프레임의 시작을 검출하고, 그후 분리된 레지스터(도시안됨)에 2개의 B채널 및 단일 D채널로부터의 정보를 저장한다. 이와 같이 수신된 정보는 32채널의 양방향성 버스(1109)상에서 시간 슬롯 할당 유니트(1111)나 혹은 다른 32채널의 양방향성 버스(1109)상에서 제 2의 시간 슬롯 할당 유니트(1112)에 송신된다.

각각의 B채널과 D채널이 송신될 두 버스(1108)이나 (1109)중 하나상의 특정시간 슬롯이나 채널을 규정짓는 정보는 16개의 디지탈 라인 회로(1105)는 작동을 조정하는 라인 집단 제어기(1106)로부터 수신된 정보를 근거로 결정된다. 버스(1108)중 하나에 주어진 시간 슬롯은 하나의 디지탈 라인 회로(1105)로부터의 하나의 B채널의 8비트 발생 1회분과, 디지탈 라인 회로(1105)중 4개의 회로 각각으로부터의 D채널의 2비트 발생 1회분을 송신하는데 이용된다. 시간 슬롯 할당 유니트(1111)는 16라인 회로(1105)의 각 집단으로부터 버스(1108)중 하나를 경유하여 정보를 수신한다. 마찬가지로, 시간 슬롯 할당 유니트(1112)는 16라인 회로(1105)의 각 집단으로부터 버스(1109)중 하나를 경유하여 정보를 수신한다. 버스(1108), (1109)는 사용자 B채널 및 D채널과 버스(1108), (1109)상의 시간 슬롯 사이의 사상(mapping)을 규정하는 라인 집단 제어기(1106)에 의한 할당에 따라서 로드 분배될 수 있다. 이 라인 제어기(1106)는 이러한 사상을 초기화하기 위하여 통신 선로(1027)를 경유하여 제어유니트(1107)와 통신하는 단일 라인 유니트 제어기(1107)로부터 그들의 정보를 차례로 수신한다. 라인 유니트 제어기(1107)는 시간 슬롯 할당 유니트(1111), (1112)의 작동을 제어하기도 한다.

시간 슬롯 할당 유니트(1111), (1112)의 기능은 디지탈 라인 회로(1105)로부터 수신된 시간 슬롯을, 32채널 양방향식 데이타 버스(1201)의 명시된 시간 슬롯상에서 시간 슬롯 교환 유니트(1011)에, 또는 32채널 양방향식 데이타 버스(1202)의 명시된 시간 슬롯상에서 패킷 스위칭 유니트(1400)로 배치하는 것이다. 버스(1201)는 일차적으로 B채널 정보를 운반하지만, 몇몇 D채널 정보는 그 버스에 운반된 다음 나중에 예정된 채널에서 시간 슬롯 교환 유니트(1011)와 버스(1205)를 경유하여 패킷 스위칭 유니트(1400)에 송신된다. 버스(1202)는 D채널 정보만을 직접적으로 패킷 스위칭 유니트(1400)에 운반한다.

시간 슬롯 할당 유니트(111), (112)는 버스(1201)상에서 시간 슬롯 교환 유니트(1011)로부터 그리고 버스(1202)상에서 패킷 스위칭 유니트(1400)로부터 정보를 수신하고, 특정 시간 슬롯에서 이와 같이 수신된 정보를 디지탈 라인 회로(1105)에 송신하도록 하는 작동도 한다. 각각의 디지탈 라인 회로(1105)는 버스(1108) 및 (1109)상에서 관련 시간 슬롯으로부터 2개의 B채널과 단일 D채널을 수신하고 이 수신된 정보를 48비트 라인 프레임들로 포맷한다. 이러한 라인 프레임은 사용자 라인, 예를들면 (1003)에 결합하는 변압기를 경유하여 192Kbps의 속도로 송신된다.

[패킷 스위칭 유니트(1400)]

패킷 스위칭 유니트(1400)와 프로세서 인터페이스(1300)에 대한 좀더 상세한 선도는 제 13 도에 따라 배열된 제 5 도 내지 제 11 도에 제시된다. 패킷 스위칭 유니트(1400)는 디지탈 라인 유니트(1101, 1102)로부터 버스(1202)상에, 그리고 시간 슬롯 교환 유니트(1011)로부터 버스(1205)상에 수신된 시간 슬롯을 96개의 프로토콜 조정기(1700-0) 내지 (1700-95)에 분배하는 6개의 데이타 팬아웃 유니트(1600-0) 내지 (1600-5)(제 7 도)를 포함하며, 제 8 도 및 제 9 도에는 프로토콜 조정기(1700-0), (1700-15), (1700-80), 및 (1700-95)만이 상세히 도시되어 있다. 데이타 팬아웃 유니트 (1600-0) 내지 (1600-5)는 제어 조정기로부터 수신된 정보를 버스(1202)상의 할당된 시간 슬롯에서 디지탈 라인 유니트(1101), (1102)로, 그리고 버스(1205)상에서 시간 슬롯 교환 유니트(1011)에 송신한다. 각각의 데이타 팬아웃 유니트는 16개의 프로토콜 조정기와 연관된다. 예컨대, 데이타 팬아웃 유니트(1600-0)는 프로토콜 조정기(1700-0) 내지 (1700-15)와 연관되고, 데이타 팬아웃 유니트(1600-5)는 프로토콜 조정기(1700-85) 내지 (1700-95)와 연관된다. 데이타 팬아웃 유니트(1600-0) 내지 (1600-5)는 프로토콜 조정기와 버스(1202, 1205) 사이의 시간 슬롯의 사상에 관한 본 명세서에서 할당 신호라칭하는 할당 정보를 제어 유니트(1017)로부터 통신 선로(1027), 데이타 팬아웃 유니트(1500)(제 6 도) 및 제어 버스(1501)를 경유하여 수신한다. 프로토콜 조정기(1700-0) 내지 (1700-95)는 이들 조정기와 연관된 사용자 터미널의 D채널로부터 패킷(혹은, 버스(1205)를 경유하여 모듈간 패킷)을 수신, 처리 및 기억하며, 패킷 상호 연결기(1800)(제 10 도 및 제 11 도)에 의해 인에이블될때 이와 같이 기억된 패킷을 수신지 프로토콜 조정기에 또는, 신호화 패킷의 경우 프로세서 인터페이스(1300)(제 5 도)에 송신한다. 수신지 프로토콜 조정기는 패킷 상호 연결기(1800)로부터 수신된 패킷을 기억하고, 차후에 그러한 패킷을 수신지 사용자 터미널의 D채널에 송신한다.

프로세서 인터페이스(1300)는 프로토콜 조정기로부터 신호화 패킷에 응답하여 버스(1059)를 경유하여 제어 유니트(1017)에 의해 후속적으로 판독될 그러한 신호화 패킷을 기억한다. 프로세서 인터페이스(1300)는 제어 유니트(1017)에 의하여 버스(1059)를 경유하여 기록된 신호화 정보도 수신하고 이러한 정보를 신호화 패킷에 기억시키며, 패킷 상호 연결기(1800)에 의해 인에이블될때 신호화 패킷을 수신지 프로토콜 조정기에 송신한다. 어떠한 주어진 시간에도 다수의 프로토콜 조정기가 예비로 지정된다. 이러한 여분의 수신지와 다른 구성 및 제어 정보는 제어 유니트(1017)에 의하여 통신 선로(1027), 제어 팬아웃 유니트(1500) 및 제어 버스(1502)를 경유하여 패킷 상호 연결기(1800)에 송신된다. 패킷 상호 연결기(1800)는 제어 버스(1702-0) 내지 (1702-5)(제 9 도)를 경유하여 특정의 프로토콜 조정기에 어떠한 제어 정보를 분배한다. 패킷 상호 연결기(1800)는 6개의 팬아웃 유니트(1900-0) 내지 (1900-5)를 포함한다(제 11 도). 각각의 데이타 팬아웃 유니트는 16개의 프로토콜 조정기로부터 패킷을 수신하고 16개의 프로토콜 조정기에 송신한다. 예컨대, 데이타 팬아웃 유니트(1900-0)는 프로토콜 조정기(1700-0) 내지 (1700-15)로부터 패킷을 수신하고 이러한 조정기에 패킷을 송신하며, 데이타 팬아웃 유니트(1900-5)는 프로토콜 조정기(1700-80) 내지 (1700-95)로부터 패킷을 수신하고 이러한 조정기로 패킷을 송신한다.

[데이타 팬아웃 유니트(1600-0)]

데이타 팬아웃 유니트(1600-0)(제 7 도)는 32개 채널 버스(1202)상에서 디지탈 라인 유니트(1101), (1102)로부터, 그리고 32개 채널 버스(1205)상에서 시간 슬롯 교환 유니트(1011)로부터 시간 슬롯을 수신하고, 이와 같이 수신된 시간 슬롯을 단일 시간 멀티플렉스식 라인(1612)상에서 수신 시간 슬롯 교환기(1650)로 송신하는 멀티플렉서(1610)를 포함한다. 수신 시간 슬롯 교환기(1650)는 멀티플렉서(1610)로부터 수신된 정보를 시간 멀티플렉스식 라인(1613)상에서 예정된 시간 슬롯에서 디멀티플렉서(1620)에 송신함으로써 시간 슬롯 교환 기능을 수행한다. 수신 시간 슬롯 교환기(1650)에 의해서 이용된 시간 슬롯 정의들(definitions)은 프로세서(1632)에 의하여 시스템 초기화시에 혹은 후속 시스템 재구성시에 제어 RAM(1655)에 기억된다. 프로세서(1632)는 제어 팬아웃 유니트(1500)(제 6 도)에 포함된 프로세서(1510)로부터 유니버설 비동기 수신기, 송신기(UART)(1631), 제어 버스(1501) 및 관련 UART(1511-0)를 경유하여 이러한 시간 슬롯 정의들을 수신한다.

디멀티플렉서(1620)는 시간 멀티플렉스식 라인(1613)상에서 시간 슬롯을 예정된 방식으로, 데이타 팬아웃 유니트(1600-0)와 관련된 16개 프로토콜 조정기(1700-0) 내지 (1700-15)에 연결된 16개의 32개 채널 양방향식 데이타 버스(1601-0) 내지 (1601-15)에 분배한다. 이와 마찬가지로, 역방향으로 멀티플렉서(1621)는 프로토콜 조정기(1700-0) 내지 (1700-15)로부터 32개 채널 버스(1601-0) 내지 (1601-15)상에서 시간 슬롯을 수신하고, 단일 시간 멀티플렉스식 라인(1614)상에서 수신된 시간 슬롯을 송신 시간 슬롯 교환기(1653)에 송신한다. 제어 RAM(1655)에 기억된 시간 슬롯 정의에 따라서, 송신 시간 슬롯 교환기(1653)는 멀티플렉서(1621)로부터 수신된 정보를 단일 시간 멀티플렉스식 라인(1615)상에서 디멀티플렉서(1611)에 송신한다. 디멀티플렉서(1611)는 시간 멀티플렉스식 라인(1615)상에 수신된 시간 슬롯을 예정된 방식으로, 디지탈 라인 유니트(1101), (1102)에 송신하기 위하여 버스(1202)에, 그리고 시간 슬롯 교환 유니트(1011)에 송신하기 위하여 버스(1205)에 분배한다. 버스(1205)는 데이타 팬아웃 유니트중 단지 한 유니트, 즉 유니트(1600-1)에 연결됨에 유의한다.

데이타 팬아웃 유니트(1600-0)는 타이밍 신호를 시간 슬롯 교환 유니트(1011)로부터 버스(1205)를 경유하여 수신하고, 여러가지 소자들의 작동 타이밍을 적절히 조정하기 위하여 프로토콜 조정기에 포함된 시간 슬롯 할당 및 속도 적응 유니트, 예를들면 프로토콜 조정기(1700-0)(제 8 도)내의 유니트(1405)에 뿐만 아니라, 데이타 팬아웃 유니트(1600-1) 내지 (1600-5) 각각에 이러한 타이밍 신호를 분배한다. 타이밍 신호의 분배는 도면에 도시되지 않는다. 데이타 팬아웃 유니트(1600-0)의 작동이 이미 설명된 시간 슬롯 교환 유니트(11)(제 23 도)의 작동과 일반적으로 유사하다 할지라도, 시간 슬롯 교환 유니트(11)는 회선 스위칭 기능 즉, 흐름을 위한 통신 채널을 제공하도록 슬롯 교환하는 기능을 수행하는 반면, 데이타 팬아웃 유니트(1600-0)는 비교적 영구적으로 버스(1202, 1205)상에서의 각각의 시간 슬롯을 버스(1601-0) 내지 (1601-5)상에서의 지정된 시간 슬롯으로 사상함으로써 분배 기능만을 수행하고, 호출에 대한 스위칭 기능을 수행하지는 않는다.

[프로토콜 조정기(1700-0)]

프로토콜 조정기(1700-0)(제 8 도)는 양방향성 데이타 버스(1601-0)를 데이타 팬아웃 유니트(1600-0)에서 32 HDLC 회로(1406-0) 내지 (1406-31)로 접속하는 시간 슬롯 할당 및 속도 적응 유니트(1405)를 포함한다. 각각의 HDLC 회로, 예를들면 (1406-0)는 한 사용자 터미널의 16Kbps의 D채널로부터 HDLC 링크 레벨 프로토콜을 종단시키는데 이용되며, 본 명세서에서는 프로토콜 프로세서로도 지칭된다. 데이타 버스(1601-0)상에서의 주어진 채널 즉 시간 슬롯은 최고 4개의 D채널, 즉 각각의 D채널로부터 2비트로 구성된 8비트에 대해 이용된다. 시간 슬롯 할당 및 속도 적응 유니트(1405)는 32 인입 시프트 레지스터(도시안됨)와, 각각의 HDLC 회로용의 하나의 인입 시프트 레지스터 및 하나의 인출 시프트 레지스터를 포함한다. 주어진 인입 시프트 레지스터는 각각의 125μs 프레임동안 데이타 버스(1601-0)상에서 예정된 시간 슬롯으로부터 2비트를 수신한다. 4개의 이러한 프레임후에, 주어진 인입 시프트 레지스터는 누산된 8비트를 가지며, 유니트(1405)는 클럭 신호를 관련 HDLC 회로, 예를들면 (1406-0)에 송신하고, 이 누산된 8비트는 HDLC 회로(1406-0)에 송신된다.

주어진 인입 시프트 레지스터가 단지 1 시간 슬롯/125μs 프레임으로부터의 정보를 수신하므로, 이 비트는 이들 비트가 데이타 버스(1601-0)로부터 수신된 것보다 낮은 속도로 인입 시프트 레지스터로부터 HDLC 회로(1406-0)로 송신될 수 있다. 역방향으로, HDLC 회로(1406-0)는 8비트를 주어진 인출 시프트 레지스터에 송신하고, 이 비트들은 데이타 버스(1601-0)에서 예정된 시간 슬롯에 삽입된다. 2비트는 4개의 125μs 프레임에 걸쳐서 각각의 예정 시간 슬롯의 발생동안 삽입된다. 시간 슬롯 할당 및 속도 적응 유니트(1405)는, 다중 인입 및 인출 시프트 레지스터와 다중 시간 슬롯을 이용하여 주어진 HDLC 회로가 더 높은 속도, 예를들면 64 나 256Kbps의 속도로 D채널을 종단시킬 수 있도록 재구성될 수 있다.

프로토콜 조정기(1700-0)는 3개의 제어 엔티티, 즉 프로세서(1442), DMA 프로세서(1423) 및 통신 제어기(1443)를 포함한다. DMA 프로세서(1423)는 HDLC 회로(1406-0) 내지 (1406-31)와 RAM(1470)에서의 버퍼 사이에 버스(1420)를 경유하여 정보를 전달해야 하는 저레벨 프로세서이다. 통신 제어기(1443)는 버스(1701-0)(패킷 상호 연결기(1800)에 연결됨)와 RAM(1470)내의 버퍼 사이에서 버스(1440)를 경유하여 정보를 전달하는 것과 유사한 기능을 수행한다. 프로세서(1442)는 프로토콜 조정기(1700-0)의 더 높은 지능을 나타낸다. DMA 프로세서(1423)는 그 프로그램을 기억하기 위하여 관련된 삭제 및 프로그램 기능 판독 전용 메모리(EPROM)(1421)와 그 프로그램 스택 및 여러 지역 변수를 기억하기 위한 관련 RAM(1422)을 구비한다. 프로세서(1422)는 그 프로그램을 기억하기 위하여 관련된 EPROM(1441)도 구비한다. 이중 포트 RAM 제어기(1471), 에러 검출 및 정정 유니트(1472) 및 선택기(1473)는 RAM(1470)과 연관된다. 본 실시예에서, RAM(1470)은 256킬로, 22비트 위치를 구비하고, 각각 256킬로, 1비트 위치를 갖는 22개의 메모리로 실현된다. RAM(1470)의 각각의 위치는 16비트 데이타 워드와, 에러 검출 및 정정 유니트(1472)에 의해 발생된 6비트 에러 체크 코드를 기억하는데 이용된다. 에러 체크 코드는 유니트(1472)에 의하여 모든 단일 비트 에러를 정정하고 RAM(1470)으로부터 판독된 데이타 워드에서의 모든 이중 비트 에러를 검출하는데 이용된다. 이중 포트 RAM 제어기(1471)는 두 버스(1420), (1440)중 어느 것이 어떤 주어진 시간에 RAM(1470)에 액세스되는가를 규정하는 선택 신호를 선택기(1473)에 송신한다. RAM(1470)는 2개의 시스템 제어 블럭(도시안됨)을 포함하는데, 그중 하나는 DMA 프로세서(1423)와 연관되고, 다른 하나는 통신 제어기(1443)와 연관된다.

프로세서(1442)는 제어 정보를 버스(1400)를 통하여 RAM(1470)의 적절한 시스템 제어 블럭에 기록한 다음 제어 신호를 도체(1431)를 경유하여 DMA 프로세서(1423)에 또는 도체(1445)를 경유하여 통신 제어기(1443)에 송신함으로써 DMA 프로세서(1423)와 통신 제어기(1443)의 작동을 제어한다. 이러한 제어 신호에 응답하여, DMA 프로세서(1423)와 통신 제어기(1443)는 RAM(1470)에서 그들의 관련 시스템 제어 블럭을 판독하여 프로세서(1442)에 의해 무슨 작용이 요구되었는가를 판정한다. RAM(1470)은 HDLC 회로(1406-0) 내지 (1406-31)로부터 수신된 패킷과 패킷 상호 연결기(1800)로부터 버스(1701-0)를 경유하여 수신된 패킷을 기억하기 위한 소정 규격의 다수의 버퍼를 더 포함한다. 각각의 이와 같은 버퍼는 예를들면 버퍼 규격과 같이 버퍼의 어떠한 특성을 규정하는 관련 버퍼 제어 블럭을 구비한다. 주어진 패킷은 체인으로 접속된 몇개의 버퍼들을 필요로 한다. 각각의 버퍼 제어 블럭은 이러한 체인에서 다음 버퍼의 위치를 규정한다.

시스템 초기화시에, 제어 유니트(1017)는 통신 선로(1027), 제어 팬아웃 유니트(1500) 및 제어 버스(1052)를 통하여, 프로세서(1922)(제 11 도)가 버스(1702-0)의 도체상에서 리세트 신호를 프로세서(1442)로 송신하는데 영향을 미친다.

여기에 응답하여, 프로세서(1442)는 공지의 상태로 돌아간 다음, 판독 명령을 버스(440)를 통해 통신 제어기(1443)를 위해 RAM(1470)의 시스템 제어 블럭에 기록해 넣는다. 프로세서(1442)는 도체(1445)상에서 통신 제어기(1443)에 제어 신호를 송신하고, 이에 응답하여 통신 제어기(1443)는 RAM(1470)의 시스템 제어 블럭을 판독한다. 그 시스템 제어 블럭은 패킷을 저장하기 위해 통신 제어기(1443)에 의해 이용될 가용 버퍼의 목록을 규정하는 정보도 포함한다. 시스템 제어 블럭에서의 판독 명령에 응답하여, 통신 제어기(1443)는 패킷의 시작을 위해 버스(1701-0)상에 목록 작성을 시작한다. 초기화의 부분으로서, 제어 유니트(1017)는 초기화 정보를 프로세서 인터페이스(1300)에 송신한다. 이때, 프로세서 인터페이스(1300)(프로토콜 조정기(1700-0)를 위해 설명된 것과 유사한 방식으로 제어 유니트(1017)에 의해 이미 초기화됨)는 초기화 정보를 포함하는 패킷을 패킷 상호 연결기(1800) 및 버스(1701-0)를 경유하여 프로토콜 조정기(1700-0)에 송신한다. 통신 제어기(1443)는 패킷의 시작을 검출하고, 패킷을 기억하는데 이용될 RAM(1470)내 하나 이상의 가용 버퍼를 할당한다. 통신 제어기(1443)가 패킷의 끝에 검출할때, 이 제어기는 인터럽트 신호를 도체(1444)를 경유하여 프로세서(1422)에 송신한다. 이 인터럽트 신호에 응답하여, 프로세서(1442)는 RAM(1470)으로부터 초기화 패킷을 판독한다. 초기화 패킷은 시스템 구성 정보를 포함한다.

이러한 정보는 예를들면, 데이타 버스(1601-0)상의 시간 슬롯과, 16, 64 또는 256Kbps와 같은 여러가지 규정된 속도로 작동하기 위한 특정의 HDLC 회로와의 연관과 같이, 시간 슬롯 할당 및 속도 적응 유니트(1405)의 구성에 대한 정의를 포함한다. 프로세서(1422)는 이러한 구성 정보를 버스(1440)를 경유하여 시간 슬롯 할당 속도 적응 유니트(1405)에 송신한다. 이때 프로세서(1442)는 통신 제어기(1443)가 패킷 상호 연결기(1800)를 경유하여 프로세서 인터페이스(1300)에 확인 패킷을 송신하도록 한다. 확인 패킷은 제어 유니트(1017)에 의해 차례로 판독된다. 이에 응답하여, 제어 유니트(1017)는 프로토콜 조정기(1700-0)의 RAM(1470)에 다른 초기화 패킷을 송신하는 것에 영향을 미친다. 프로세서(1442)는 RAM(1470)으로부터 이 패킷을 판독한다. 이 패킷은 현재 HDLC 회로중 어떤 한 회로가 활성 사용자 터미널과 연관되는가를 규정한다. 이 패킷에 응답하여, 프로세서(1442)는 DMA 프로세서(1423)용 RAM(1470) 시스템 제어 블럭에 명령을 기록해 넣는다. 프로세서(1442)는 제어 신호를 도체(1431)를 경유하며 DMA 프로세서(1423)에 송신하고, 이에 응답하여, DMA 프로세서(1423)는 버스(1420)를 경유하며 시스템 제어 블럭에서의 명령을 판독한다. 이 명령에 근거하여, DMA 프로세서(1423)는 HDLC 회로(1406-0) 내지 (1406-31)중 어떤 한 회로가 관련된 사용자 터미널에서의 동등한 HDLC 회로(도시안됨)와의 HDLC 통신 링크를 초기화하도록 요구하는 제어 정보를 버스(1420)를 통하여 송신한다. 링크 초기화는 링크의 각 단부에서 HDLC 회로에 의한 유휴 플래그의 연속적인 전송을 포함한다.

HDLC 회로는 비트 스터핑(stuffing), 에러 체킹등과 같은 HDLC 링크 레벨 기능을 당해 기술에서 잘 알려진 방식으로 수행한다. DMA 프로세서(1423)는 패킷의 시작이 수신된 때를 판정하도록 각각의 HDLC 회로(1406-0) 내지 (1406-31)를 반복적으로 주사한다. HDLC 회로, 예를들면 (1406-0)가 패킷의 시작을 수신하였다고 판정하면, 프로세서(1423)는 최소한 패킷의 초기 부분을 기억하는데 사용될 이용가능한 RAM(1470) 버퍼를 선택한다. 프로세서(1423)는 선택된 버퍼의 어드레스를 그 관련 RAM(1470)에 기억한다. 그 다음, HDLC 회로(1406-0)에 의해 수신된 각각의 바이트는 버스(1420)를 경유하여, RAM(1422)에 기억된 어드레스를 근거로 하여 상기 선택된 RAM(1470) 버퍼에 전달된다. 그와 달리, RAM(1422)은 전체 16비트 워드가 RAM(1470)에 송신될 수 있도록 교번 바이트를 일시 기억하는데 이용될 수 있다. 물론, 패킷이 처음 할당된 버퍼를 초과할 정도의 길이로 구성되면, 추가 버퍼가 필요에 따라 할당된다.

완전한 패킷을 기억하도록 이용된 버퍼의 전체 체인은 버퍼와 연관된 버퍼 제어 블럭에 기억된 포인터들을 통하여 함께 링크된다. HDLC 회로(1406-0)가 전체 패킷이 수신되었음을 판정할때 이 HDLC 회로는 이와 같이 나타내는 비트를 내부 레지스터(도시안됨)에 기억한다. 이 회로는 패킷을 포함하는 HDLC 프레임이 에러없이 수신되었는가의 여부를 나타내는 비트도 기억한다. DMA 프로세서(1423)는 패킷의 끝을 나타내는 비트를 판독하고, 이에 응답하여 도체(1432)를 경유하여 프로세서(1442)에 인터럽트 신호를 송신한다. 이에 응답하여, 프로세서(1442)는 최소한 패킷의 헤더를 RAM(1470)으로부터 버스(1440)를 경유하여 판독한다. 헤더가 패킷이 신호화 패킷임을 나타낼 경우, 즉 헤더가 논리 채널 LCN1을 규정하는 경우, 프로세서(1442)는 통신 제어기(1443)가 내부 패킷 프레임내 그 패킷을 패킷 상호 연결기(1800)를 경유하여 프로세서 인터페이스(1300)로 전송하는데 영향을 미친다. 내부 패킷 프레임의 일부가 패킷의 수신지로서 프로세서 인터페이스(1300)의 물리적 어드레스를 규정한다. 다른 한편, 프로세서(1442)가 RAM(1470)으로부터 패킷의 헤더를 판독할때 패킷이 데이타 패킷임을 판정할 경우, 프로세서(1442)는 RAM(1470)에 기억된 루팅 테이블(routing table)을 참고로 하여, 패킷을 정확한 논리 채널에서 정확한 사용자 터미널에 송신함에 있어서 수신지 프로토콜 조정기의 물리적 어드레스와, 수신지 프로토콜 조정기에 의해 이용될 내부 프로토콜 채널 번호 모두 판정한다(두 사용자 터미널 사이에 실제 회로를 형성하는 프로세스에서 이러한 루팅 테이블의 기억은 본 명세서에서 이후에 설명된다). 프로세서(1442)는 통신 제어기(1443)가 내부 패킷 프레임에서 데이타 패킷을 패킷 상호 연결기(1800)를 경유하여 수신지 프로토콜 조정기에 송신하는데 영향을 미친다.

내부 패킷 프레임은 수신지 프로토콜 조정기의 물리적 어드레스와 상기 ILCN 모두를 포함한다. 내부 패킷 프레임은 확인 패킷을 소스 프로토콜 조정기에 다시 송신함에 있어서 수신지 프로토콜 조정기에 의해 이용될 소스 프로토콜 조정기, 즉(1700-0)의 물리적 어드레스도 포함한다. 프로토콜 조정기(1700-0)내에서, 프로세서(1442)는 예를들면 신호화 및 데이타 패킷의 적절한 루팅과 같은 모든 회로망 레벨 기능을 맡고 있다. 프로세서(1442)는 프레임이 에러로 수신됨을 DMA 프로세서(1423)를 통하여 판정할때 HDLC 프레임을 재송신하는 역할을 하기도 한다.

통신 제어기(1443)는 HDLC회로(1406-0) 내지 (1406-31)로부터 RAM(1470)내의 버퍼로 패킷을 전송함에 있어서, DMA 프로세서(1423)의 방식과 유사한 방식으로 패킷 상호 연결기(1800)로부터 버스(1701-0)상에 수신된 인입 패킷을 RAM(1470)내 가용 버퍼에 전송하는 작동을 한다. 데이타 패킷의 경우, 프로세서(1442)는 정확한 LCN으로 정확한 HDLC 회로에 데이타 패킷을 송신하도록 RAM(1470)에 기억된 루팅 테이블을 다시 이용한다. 패킷 상호 연결기(1800)로부터 버스(1701-0)상에 수신된 신호화 패킷은 실제의 회로를 형성하는 프로세서에서, RAM(1470)의 루팅 테이블에 필요한 엔트리들을 기록함에 있어서 프로세서(1442)에 의해 이용된다. 버스(1701-0)상에 수신된 다른 신호화 패킷은 그들의 ILCN 및 RAM(1470)의 루팅 테이블을 근거로 하여 HDLC 회로(1406-0) 내지 (1406-31)를 경유하여 사용자 터미널로 경로 지정된다.

도면에 도시되지 않았지만, 프로토콜 조정기(1700-0)는 프로토콜 조정기(1440)상에 연결된 복제 통신 제어기를 더 포함한다. 프로세서(1922)로부터 버스(1702-0)를 경유하여 수신된 상태 비트를 기억하는 레지스터(1447)는 현재 통신 제어기(1443)가 작동하는가 혹은 복제 통신 제어기가 작동하는가를 규정하는 비트를 기억한다.

[프로세서 인터페이스(1300)]

프로세서 인터페이스(1300)(제 5 도)의 대부분은 프로토콜 조정기(1700-0)와 동일하다. 특히, EPROM(1341), 버스(1340), 프로세서(1342), 도체(1344), (1345), 통신 제어기(1343), 선택기(1373), 이중 포트 RAM 제어기(1371), RAM(130), 그리고 에러 검출 및 정정 유니트(1372)는 정확히 100 더 큰 수로 번호 부여된 프로토콜 조정기(1700-0)의 대응 소자와 일치한다. 그러나, 프로토콜 조정기(1700-0)에서의 RAM(1470)이 그러하듯이, 32개 HDLC 회로로부터 정보를 수신하는 대신 프로세서 인터페이스(1300)의 RAM(1370)은 제어 유니트(1017)로부터 버스(1059)와 버퍼(1352)를 경유하여 정보를 수집한다. 어드레스 카운터(1351)는 제어 유니트(1017)에 의하여 RAM(1370)내 위치를 간접적으로 번지 지정하는 수단으로서 이용된다. 예컨대, 어떤 정보를 RAM(1370)에 기록하기 위하여 제어 유니트(1017)는 이러한 정보를 기억하는데 이용될 제1RAM(1370)버퍼의 어드레스를 어드레스 카운터(1351)에 기록한다. 제1RAM(1370)버퍼가 채워질때 어드레스 카운터(1351)는 자동적으로 증가되어 그 버퍼의 위치를 규정한다. 프로세서(1342)는 버스(1059)의 한 도체를 경유하여 시스템을 다시 초기화하도록 제어유니트(1017)에 의해 리세트 될 수 있다.

[패킷 상호 연결기(1800)]

프로세서 인터페이스(1300)와 복제 프로세서 인터페이스(도시안됨)뿐만 아니라 프로토콜 조정기(1700-0) 내지 (1700-95)는 6개의 도체 버스(혹은 다른 예로서, 6쌍을 포함하는 버스)를 이용하여 패킷 상호 연결기(1800)(제 10 도 및 제 11 도)에 각각 연결된다. 상기 복제 프로세서 인터페이스는 제어 유니트(1017)의 고장시에 스위칭 모듈(1000)을 제어하는데 이용된 복제 제어 유니트(도시안됨)와 패킷 상호 연결기(1800)를 접속 하는데 이용된다. 프로토콜 조정기(1700-0) 내지 (1700-95)는 버스(1701-0) 내지 (1701-95)에 의해 패킷 상호 연결기(1800)에 연결된다. 프로토콜 인터페이스(1300)와 복제 프로세서 인터페이스는 버스(1301), (1320)에 의해 패킷 상호 연결기(1800)에 연결된다. 버스(1701-0) 내지 (1701-95), (1301), (1302) 각각은 3개의 신호 즉 송신요구(RTS)신호, 클럭 송신(TC)신호 및 데이타 송신(TD) 신호를 패킷 상호 연결기(1800)에 송신하고, 3개의 신호 즉 송신 클리어 신호(CTS), 클럭 수신(RC)신호 및 데이타 수신(RD)신호를 패킷 상호 연결기(1800)로 부터 수신하는데 이용된다. 예를들면 프로토콜 조정기(1700-00)는 패킷 상호 연결기(1800)를 경유하여 패킷을 송신하도록 다음과 같이 작동한다. 프로토콜 조정기(1700-0)의 통신 제어기(1443)가 패킷을 패킷 상호 연결기(1800)로 송신할 준비가 되었다고 판정할때, 이 제어기는 논리 0의 RTS신호를 패킷 상호 연결기(1800)에 송신한다. 다음에 패킷 상호 연결기(1800)는 논리 0의 CTS신호를 프로토콜 조정기(1700-0)로 복귀시킨다. 여기에 응답하여, 프로토콜 조정기(1700-0)의 통신 제어기(1443)는 TC신호로서 비트속도 클럭뿐만 아니라, TS신호로서 패킷을 상호 연결기(1800)에 송신한다. 패킷 상호 연결기(1800)의 작동에 의하여, 단 하나의 프로토콜 조정기나 프로세서 인터페이스만이 일시에 송신되도록 허용된다.

프로토콜 조정기(1700-0)에 의해 송신된 TD신호 및 TC신호는 프로세서 인터페이스(1300) 및 복제 프로세서 인터페스 뿐만 아니라, 프로토콜 조정기(1700-0) 내지 (1700-95)각각에 의해 그들의 RD 및 RC신호로 수신된다. 그러나, 패킷의 시작에서 물리적 수신지 아드레스에 의해 전형적으로 단지 하나의 수신지만이 규정되고, 단지 그 수신지만이 상기 RC신호를 이용하여 차후의 기억을 위해 그 통신 제어기로 패킷의 비트를 클럭한다.

패킷 상호 연결기(1800)는 프로토콜 조정기 및 프로세서 인터페이스로의 송신을 허용함에 있어서, 2가지 선택 레벨을 실현한다. 더 낮은 레벨에서, 6개의 팬아웃 유니트(1900-0) 내지 (1900-5)(제 11 도)는 96개의 프로토콜 조정기(1700-0) 내지 (1700-95) 가운데에서 선택하는데 이용된다. 예컨대, 패킷 팬아웃 유니트(1900-0)는, 16개의 프로토콜 조정기(1700-0) 내지 (1700-15)가운데에서 선택하고, 패킷 팬아웃 유니트(1900-5)는 16개의 프로토콜 조정기(1700-80) 내지 (1700-95)가운데에서 선택된다. 더 높은 레벨에서, 선택기 유니트(1810)(제 10 도)는 6개의 팬아웃 유니트(1900-0) 내지 (1900-5), 프로세서 인터페이스(1300) 및 복제 프로세서 인터페이스 사이에서 선택하는데 이용된다. 패킷 상호 연결기(1800)는 고정된 선택 순서를 실행한다. 2가지 레벨의 선택에 의하여, 각각의 프로세서 인터페이스는 개별 프로토콜 조정기를 각각 인에이블링 하기 위하여 16회 인에이블된다.

패킷 팬아웃 유니트(1900-0)(제 11 도)는 프로토콜 조정기(1700-0) 내지 (1700-15)로부터 RTS, TC 및 TD신호를 각각 수신하는 3개의 16 : 1 멀티플렉서(1931), (1932) 및 (1933)를 포함한다. 프로토콜 조정기(1700-0) 내지 (1700-15)로부터의 RTS 신호는 16개의 AND게이트(1924-0) 내지 (1924-15)에 의해 수신된다. 인에이블 래치(1923)는 16개의 프로토콜 조정기(1700-0) 내지 (1700-15)각각이 현재 작동하는가의 여부를 규정하거나 혹은 예비로서 유지되는 16비트를 기억한다. 그 비트는 제어 유니트(1017)로부터 UART(1921), 제어 버스(1502), 제어 팬아웃 유니트(1500) 및 통신선로(1027)를 경유하여 이러한 정보를 수신하는 프로세서(1922)에 의하여 인에이블 래치(1923)에 기억된다.

예를들면, 프로토콜 조정기(1700-0)가 작동할때 인에이블 래치(1923)는 논리 1 신호를 AND게이트(1924-0)에 송신한다. 따라서, 프로토콜 조정기(1700-0)로부터의 RTS신호는 AND게이트(1924-0)에 의하여 멀티플렉서(1931)에 송신된다. 멀티플렉서(1931), (1932), (1933)의 작동에 의하여, 프로토콜 조정기(1700-0) 내지 (1700-15)중 선택된 하나의 조정기에 의하여 송신된 RTS, TC 및 TD신호는 선택 유니트(1810)에 더 높은 선택 레벨로 송신된다. 패킷 팬아웃 유니트(1900-0)는 1 : 16디멀티플렉서(1941)를 포함하며, 이에 의해 선택 유니트(1810)로부터의 CTS신호가 프로토콜 조정기(1700-0) 내지(1700-15)중 선택된 한 선택기에 송신될 수 있다. 멀티플렉서(1931), (1932), (1933) 및 디멀티플렉서(1941)에 의한 선택은 7비트 2진 카운터(1982)(제 10 도)에 의해 발생되어 버스(1898)를 경유하여 패킷 팬아웃 유니트(1900-0) 내지 (1900-5)에 송신된 4개의 고차 비트들에 의해 정의된다. 따라서 카운터(1822)의 주어진 카운트에 대하여, 멀티플렉서(1931), (1932), (1933)는 프로토콜 조정기(1700-0) 내지 (1700-15)중 주어진 조정기로부터 수신된 상기 RTS, TC 및 TD 신호를 송신하고, 디멀티플렉서(1941)는 그 주어진 프로토콜 조정기에 CTS신호를 송신한다. 패킷 팬아웃 유니트(1900-0)는 선택기 유니트(1810)로부터 수신된 RC 및 RD신호를 각각의 프로토콜 조정기(1700-0) 내지 (1700-15)에 송신하도록 이용된 2개의 버퍼(1942), (1943)를 더욱 포함한다. RC 및 RD신호는 프로토콜 조정기와 프로토콜 인터페이스에 모두 송신되지만, 전형적으로 단지 하나의 수신지만이 실제로 후속 송신을 위해 상기 송신된 패킷을 기억함을 상기하자. 버퍼(1942), (1943)는 버스(1701-0) 내지 (1701-15)의 RC와 RD도체를 전기적으로 절연하도록 작용하는 반면, 이 도체상의 신호가 각각의 프로토콜 조정기(1700-0) 내지 (1700-15)에 송신되도록 허용한다.

6개의 패킷 팬아웃 유니트(1900-0) 내지 (1900-5), 프로세서 인터페이스(1300) 및 복제 프로세서 인터페이스(도시안됨)사이에서 선택하는 더 높은 선택 레벨을 나타내는 선택기 유니트(1810)는 6개의 패킷 팬아웃 유니트와 2개의 프로세서 인터페이스로부터 상기 RTS, TC 및 TD 신호를 수신하는 3개의 8 : 1 멀티플렉서(1831), (1832) 및 (1833)를 포함한다. 선택기 유니트(1810)는 CTS신호를 8개의 가능한 유니트중 선택된 한 유니트에 송신하는 1 : 8디멀티플렉서(1841)와, 멀티플렉서(1832), (1833)에 의해 송신된 TC 및 TD신호를 도체(1851), (1852)를 경유하여 각각 수신하고, 이 수신된 신호를 RC 및 RD신호로서 상기 8개의 유니트에 송신하는 2개의 버퍼(1842) 및 (1843)를 더 포함한다. 이 신호들은 버스(1899)를 경유하여 패킷 팬아웃 유니트(1900-0) 내지 (1900-5)와 선택기 유니트(1810)사이에 송신된다. 제 10 도 및 제 11 도에서, 패킷 팬 아웃 유니트(1900-0)와 연관된 버스(1899)의 도체는 RTSO, TD0, CTS0, RC0 및 RD0로 지정된다. 이와 유사하게, 패킷 팬아웃 유니트(1990-5)와 연관된 버스(1899)의 도체는 RTS5, TC5, CTS5, RC5 및 RD5로 지정된다. 멀티플렉서(1831), (1832), (1833) 및 디멀티플렉서(1841)에 의한 선택은 버스(1897)를 경유하여 수신된 카운터(1822)의 세개의 저차 비트에 의해 정의된다. 카운터(1822)에 의해 송신된 7개 비트는 본 명세서에서 선택 신호로 지칭되는 것이다. 멀티플렉서(1831)에 의해 송신된 신호는 2개의 직렬 결합된 동기 플립플롭(1823) 및 (1824)을 경유하여 디멀티플렉서(1841)와 카운터(1822)의 인에이블 입력 단자에 결합된다. 16MHz 클럭(1821)은 카운터(1822)를 배열하고 플립플롭(1823), (1824)을 클럭하는데 이용된다. 클럭(1821)에 의해 송신된 클럭 신호에서 전이가 발생함과 동시에 인에이블 입력 터미널에서 어떤 신호가 수신될때 일어나는 발진이 카운터(1822)에 생기지 않도록 플립플롭(1823) 및 (1824)이 포함된다.

카운터(1822)가 카운트(0000000)에 있을때, 예를들어 프로토콜 조정기(1700-0)에 의해 송신된 논리 0에 의해 송신된 논리 0의 RTS 신호는 멀티플렉서(1931), 버스(1899)의 도체 RTS0, 멀티플렉서(1831) 및 플립플롭(1823, 1824)을 경유하여 카운터(1822)와 디멀티플렉서(1841)에 송신된다. 논리 0의 RTS 신호에 응답하여 카운터(1822)는 카운팅을 멈춘다. 디멀티플렉서(1841)는 논리 0신호를 CTS신호로서 버스(1899)의 도체 CTS0와 디멀티플렉서(1941)를 경유하여 프로토콜 조정기(1700-0)에 송신한다. 이에 응답하여, 프로토콜 조정기(1700-0)는 그 기억된 패킷의 비트와 그와 관련된 비트를 각각 TD 및 TC 신호로서 송신하기 시작한다.

상기 TD신호는 멀티플렉서(1933), 버스(1899)의 도체 TD0, 멀티플렉서(1833) 및 도체 (1852)를 경유하여 버퍼(1843)에 송신되고, 이 버퍼로부터 그 신호는 RD신호로서 전체 96개의 프로토콜 조정기와 2개의 프로세서 인터페이스에 송신된다.

상기 TC신호는 멀티플렉서(1932), 버스(1899)의 도체 TC0, 멀티플렉서(1832) 및 도체(1851)를 경유하여 버퍼(1842)에 송신되고, 이 버퍼로부터 그 신호는 RC 신호로서 전체 96개의 프로토콜 조정기와 2개의 프로세서 인터페이스에 송신된다. 도체(1852)는 스위칭 모듈(1000)의 공유된 선로를 나타내며, 이 선로를 거쳐서, 스위칭 모듈(1000)에 의해 서브되는 사용자 터미널 예컨대(1001) 및 (1002)로 그리고 이 사용자 터미널로부터 전체 패킷이 송신된다. 일단 프로토콜 조정기(1700-0)가 그 패킷의 송신을 완료하였다면, 논리 0의 RTS신호는 제거되고, 이러한 제거에 응답하여 논리 0의 RTS신호는 제거되고, 이러한 제거에 응답하여 논리 0의 CTS신호가 제거되며, 카운터(1822)는 패킷 송신 준비를 나타내는 논리 0의 RTS신호를 갖는 또다른 송신기에 이를때까지 카운팅을 다시 시작한다. 선택기 유니트(1810)는 시간 종료 카운터(도시안됨)를 포함하고, 이에 의해 선택 순서는 논리 0의 값 RTS신호가 예정시간내에 제거되지 않을 경우 다시 시작한다. 패킷 상호 연결기(1800)에 의해 실행된 순서는 다음과 같다. 첫째, 패킷 팬아웃 유니트(1900-0), (1900-1) 및 (1900-2)각각과 연관된 하나의 프로토콜 조정기는 송신하도록 인에이블되고, 프로세서(1300)이 인에이블된다.

그다음, 패킷 팬아웃 유니트(1900-3), (1900-4) 및 (1900-5)각각과 연관된 하나의 프로토콜 조정기는 송신할 수 있다. 그리고 복제 프로세서 인터페이스가 송신할 수 있다. 카운터(1822)의 다음 8카운트동안, 순차로 각각의 패킷 팬아웃 유니트100-0), (1900-1) 및 (1900-2)와 연관된 제 2 프로토콜 조정기와, 프로세서 인터페이스(1300)와, 각각의 패킷 팬아웃 유니트(1900-3), (1900-4) 및 (1900-5)와 연관된 제 2 프로토콜 조정기와 최종적으로 복제 프로세서 인터페이스는 실제로 송신할 수 있는 상태로 된다. 완전한 시퀀스는 카운터(1822)의 128 카운트를 포함하며, 그동안 프로토콜 조정기는 1회 송신할 수 있는 상태로 되고, 각각의 프로세서 인터페이스는 16회 인에이블된다.

[제어 팬아웃 유니트(1500)]

제어 팬아웃 유니트(1500)(제 6 도)는 통신 선로(1027), 10개의 UART(1511-0) 내지(1511-5), (1512-0) 내지 (1512-5)를 경유하여 제어 유니트(1017)와 통신하는 프로세서(1510)를 포함한다. 각각의 UART(1511-0) 내지 (1511-5)는 데이타 팬아웃 유니트(1600-0) 내지 (1600-5)중 하나의 관련 UART와 통신한다. 예컨대, UART(1511-0)는 제어 버스(1051)의 일부를 경유하여 데이타 팬아웃 유니트(1600-0)의 UART(1631)와 통신하여, 프로세서(1510)가 프로세서(1632)를 제어하도록 허용한다. 이러한 제어는 디지탈 라인 유니트(1101, 1102)와 시간 슬롯 교환 유니트(1011)에서부터 버스(1601-0) 내지 (1601-15)에서 프로토콜 조정기(1700-0) 내지 (1700-15)까지 버스(1202)와 버스(1205)사이의 시간 슬롯의 사상을 정의하는 것을 포함한다. 각각의 UART(1512-0) 내지 (1512-5)는 패킷 팬아웃 유니트(1900-0) 내지 (1900-5)중 하나에서 관련 UART와 통신한다. 실시예에서, UART(1512-3)는 제어 버스(1502)의 일부를 경유하여 패킷 팬아웃 유니트(1900-0)의 UART(1921)와 통신하여, 프로세서(1510)가 프로세서(1922)를 제어하도록 허용된다. 이러한 제어는 프로토콜 조정기(1700-0) 내지 (1700-15)중 어느 것이 작동하는 것으로 지정되고 각각의 프로토콜 조정기에서 복제 통신 제어기중 어느 것이 작동하는 것으로 지정되는가에 대한 정의를 포함한다.

[회선 스위치식 호출]

회선 스위치식 호출을 설정하기 위한 방법은 사용자 터미널과 스위칭 시스템 사이에서 메시지 신호화가 이용되는 점과 주어진 사용자 터미널이 2개의 B채널을 이용하여 서로 다른 가압자에 대한 두가지 회선 스위치식 호출을 동시에 활성화시킬 수 있다는 점에 있어서, 27도에 대하여 이미 설명한 방법과 다르다. 메시지 신호화는 신호화 패킷을 사용자 D터미널에서 관련 프로토콜 조정기에 송신하고, 그러한 패킷을 패킷 상호 연결기(1800)를 경유하여 프로세서 인터페이스(1300)에 스위칭하므로써 스위칭 모듈(1000)에서 실행된다. 신호와 정보는 제어 유니트(1017)에 의해 프로세서 인터페이스(1300)로 부터 판독된다. 제어 유니트(1017)로부터의 제어 정보는 신호와 패킷에서, 프로세서 인터페이스(1300)에 의해 패킷 상호 연결기(1800)를 경유하여 주어진 프로토콜 조정기에, 그리고 그 관련 사용자 D채널중 하나에 송신된다. 예를들어, 사용자 터미널(1001)과 가압자 세트(23)사이의 호출은 호출의 한 종단에서 사용자 터미널(1001)의 D채널과 제어 유니트(1017)사이에서 신호와 모듈(1000)내의 메시지 신호화와, 호출의 다른 종단에서 가입자 세트(23)와 제어 유니트(17)사이에서 스위치 모듈(501)내의 통상적인 대역내 신호화를 수반한다.

제 14 도는 사용자 터미널(1001)에서부터 사용자 터미널(4001)로 회선 스위치식 호출을 설정하기 위하여 사용자 터미널(1001, 4001)과 스위칭 시스템 사이의 메시지의 흐름을 설명하는 시간 순서 선도이다. 초기에, 사용자 터미널(1001)는 사용자 터미널(1401)에 대한 어떤 형태의 호출을 완성하도록 하는 요구를 나타내는 SETUP메시지를 스위칭 시스템내에 송신한다. 이 SETUP메시지는 사용자 터미널(4001)의 전화번호와, 사용자 터미널(1001)의 두 B채널중 어느것이 사용될 것인지를 포함한다. 이 스위칭 시스템은 상기 SETUP메시지의 수령을 확인하는 SETUP ACK메시지를 사용자 터미널(1001)로 회신하고나서, 인입 호출의 동작을 나타내는 SETUP 메시지를 사용자 터미널(4001)에 송신한다. 이 SETUP 메시지는 스위칭 시스템이 이 호출을 경로지정한 후 사용자 터미널(4001)에 송신된다. 이 메시지는 호출의 형식과, 이 호출을 위해 스위칭 시스템에 의해 선택된 사용자 터미널(4001)의 B채널을 포함한다. 사용자 터미널(4001)은 상기 SETUP 메시지의 도착을 확인하고 가청 호출음과 동등한 호출 진행 정보를 송신하는 ALERTING 메시지를 스위칭 시스템에 회신한다. 이 스위칭 시스템은 이 ALERTING 메시지를 사용자 터미널(1001)에 전송한다. 사용자 터미널(4001)에서 사용자가 인입 호출에 응답할때 사용자 터미널(4001)은 이에 응답하여 사용자 터미널(1001)로부터 사용자 터미널(4001)의 선택된 B채널까지 회선 스위치식 통신 채널을 형성하는 CONNECT메시지를 스위칭 시스템에 송신한다. 스위칭 시스템은 상기 CONNECT 메시지를 사용자 터미널(1001)에 전송하고 CONNECT ACK 메시지를 사용자 터미널(4001)로 회신함으로서 호출이 설정되었음을 사용자 터미널(1001) 및 (4001)에 통고한다. 가압자들은 이제 통신할 수 있다.

사용자 터미널(1001)이나 사용자 터미널(4001)은 스위칭 시스템에 DISCONNECT 메시지를 송신함으로써 호출의 단선을 개시할 수 있다. 이 스위칭 시스템은 호출의 B채널을 단선하고, 호출 관련 자료를 유휴상태로 하며, 다른 사용자 터미널에 DISCONNECT 메시지를 송신하며, 이 다른 사용자 터미널을 단선 절차의 성공적인 완수를 확인하는 DISCONNECT ACK 메시지를 회산한다.

[모듈내 패킷 스위치식 호출예]

다음은 사용자 터미널(1001) 및 (1002) 사이에 모듈내 패킷 스위치식 호출을 셋업하고 제거하는 것을 설명하는 예이다. 필요한 통신은 관련문자(A) 내지 (M)으로 그 방향을 표시하는 화살표 머리로 종단되는 라인으로 제 15 도에 표시된다. 호출을 개시하기 위하여, 사용자 터미널(1001)은 논리 채널 LCN1에서 호출 요구 패킷(A)을 그 관련 프로토콜 조정기(1700-1)에 송신한다. 프로토콜 조정기(1700-0)는 사용자 터미널(1001)의 논리 채널 번호 LCN2가 현재 유휴 상태임을 검증하는 업무를 포함하는 호출 요구 패킷을 처리한다. 프로토콜 조정기(1700-0)는 패킷을 프로토콜 조정기(1700-0)에 송신함에 있어서 호출과 연관되고 수신지 프로토콜 조정기에 의해 이용될 내부 논리채널 번호(ILCN), 예를들면 ILCN3을 선택한다. 이때 프로토콜 조정기(1700-0)는 사용자 터미널(1001)의 ILCN3를 ILCN2로 사상하는 루팅 테이블에 엔트리를 저장한다. 이 엔트리는 제 17 도에 도시된 프로토콜 조정기(1700-0)루팅 테이블내 상단 엔트리이다. 그 엔트리내 ILCN3에 밑줄을 친것은 프로토콜 조정기(1700-0)가 ILCN3을 선택하였음을 나타낸다. 이때 프로토콜 조정기(1700-0)는 패킷 상호 연결기(1800)를 경유하여 프로세서 인터페이스(1300)에 패킷 발신 요구(B)를 송신한다. 패킷 발신 요구는 발신 사용자 터미널(1001), 호출된 전화번호, 그리고 호출을 위해 프로토콜 조정기(1700-0)가 선택한 ILCN3을 규정한다. 패킷 발신 요구는 제어 유니트(1017)에 의해 프로세서 인터페이스(1300)로부터 판독된다(C). 제어 유니트(1017)는 패킷 발신 요구에 대한 정보를 제어 메시지(D)에 삽입하고, 그 제어 메시지를 시간 슬롯 교환 유니트(1011), 시간 멀티플레스식 스위치(10)의 예정된 제어 채널(55)을 경유하고 제어 분배 유니트(31)를 경유하여 중앙 제어기(30)에 송신한다.

중앙 제어기(30)는 본 실시예에서 사용자 터미널(1002)을 규정하는 상기 호출된 전화번호를 번역한다. 중앙 제어기(30)는 제어 분배 유니트(31), 시간 멀티플렉스식 스위치(10), 제어채널(55) 및 시간 슬롯 교환 유니트(1011)를 경유하여 제어 유니트(1017)에 상기 호출된 사용자 터미널(1002)을 규정하는 패킷 종단 요구(E)를 송신한다. 제어 유니트(1017)는 상기 호출된 사용자 터미널(1002)을 관련 프로토콜 조정기, 예를들면(1700-95)에 사상하고, 그 프로토콜 조정기(700-95)이 모두 현재 서비스중임을 검증한다. 제어 유니트(1017)는 패킷 종단 요구(F)를 프로세서 인터페이스(1300)에 전송한다. 수신자 프로토콜 조정기(1700-95)를 규정하는 정보를 근거하 하여, 프로세서 인터페이스(1300)는 패킷 종단 요구(G)를 패킷 상호 연결기(1800)를 경유하여 프로토콜 조정기(1700-95)에 송신한다. 이에 응답하여, 프로토콜 조정기(1700-95)는 내부 논리 채널번호, 예를들면 ILCN8을 선택하고, 이것이 그 호출과 연관된다. 프로토콜 조정기(1700-95)는 사용자 터미널의 ILCN8을 ILCN2으로 사상하는 루팅 테이블(제 17 도)에 엔트리를 저장한다. 이때 프로토콜 조정기(1700-95)는 ILCN3 및 ILCN8을 모두 규정하는 정보를 포함하는 패킷 선로 셋업 메시지(H)를 패킷 상호 연결기(1800)를 경유하여 프로토콜 조정기(1700-0)에 송신한다. 이에 응답하여, 프로토콜 조정기(1700-0)는 사용자 터미널(1001)의 LCN2를 ILCN8과 프로토콜 조정기(1700-95)에 사상하는 루팅 테이블(제 17도)에 제 2 엔트리를 저장한다.

이때, 프로토콜 조정기(1700-0)는 패킷 셋업 완성 메시지(Ⅰ)를 패킷 상호 연결기(1800)를 경유하여 프로토콜 조정기(1700-95)에 송신한다. 이에 응답하여, 프로토콜 조정기(1700-95)는 사용자 터미널(1002)의 LCN2를 LCN3과 프로토콜 조정기(1700-0)에 사상하는 루팅 테이블(제 17 도)에 제 2 엔트리를 저장한다. 이때 프로토콜 조정기(1700-05)는 인입 호출 패킷(J)을 사용자 터미널(1002)에 송신한다. 사용자 터미널(1002)은 호출 허용된 패킷(K)을 프로토콜 조정기(1700-95)에 반환하는데, 이에 응답하여 이 프로토콜 조정기는 패킷 선로 접속 표시(L)를 패킷 상호 연결기(1800)를 경유하여 프로토콜 조정기(1700-0)에 송신한다. 최종적으로, 프로토콜 조정기(1700-0)는 호출 접속 패킷(M)을 사용자 터미널(1001)에 송신하고, 사용자 터미널(1001)과 (1002)사에의 패킷 스위치식 통신 채널이 설정되었다.

호출 기간동안, 프로토콜 조정기(1700-0) 및 (17010-95)에 기억된 루팅 테이클 엔트리들은 사용자 터미널(1001)과 (1002)(제 17 도)사이에 데이터 패킷을 스위치 하는데 이용된다. 프로토콜 조정기(1700-0)에 의해 사용자 터미널(1001)의 LCN2로부터 수신된 데이타 패킷은 ILCN8을 이용하여 패킷 상호 연결기(1800)를 경유하여 프로토콜 조정기(1700-95)에 송신된다. ILCN8에서 패킷 상호 연결기(1800)로부터 프로토콜 조정기(1700-95)에 의해 수신된 데이타 패킷은 LCN2에서 사용자 터미널(1002)에 송신된다. 다른 방향으로, 사용자 터미널(1002)의 LCN2로부터 프로토콜 조정기(1700-95)에 의해 수신된 데이타 패킷은 ILCN3을 이용하여 패킷 상호 연결기(1800)를 경유하여 프로토콜 조정기(1700-0)에 송신된다. ILCN3에서 패킷 상호 연결기(1800)로부터 프로토콜 조정기(1700-0)에 의해 수신된 데이타 패킷은 LCN2에서 사용자 터미널(1001)에 송신된다.

호출을 단선시키는데 필요한 메시지의 순서는 제 16 도에 도시된다. 사용자 터미널(1001)은 소거 요구 패킷(A)을 프로토콜 조정기(1700-0)에 송신한다. 이에 응답하여, 프로토콜 조정기(1700-0)는 사용자 터미널(1001)의 LCN2를 유휴로 표시하고, 소거 메시지(B)를 패킷 상호 연결기(1800)를 경유하여 프로토콜 조정기(1700-95)에 송신한다. 프로토콜 조정기(1700-0)는 소거 확인 패킷(C)을 사용자 터미널(1001)에 송신한다. 이 소거 메시지(B)에 응답하여, 프로토콜 조정기(1700-95)는 소거 표시 패킷(D)을 사용자 터미널(10020에 송신한다. 사용자 터미널(1002)은 소거 확인 패킷(E)을 프로토콜 조정기(1700-95)에 복귀시킴으로써 응답한다. 이에 응답하여, 프로토콜 조정기(1700-95)는 사용자 터미널의 LCN2와 ILCN8을 유휴로 표시한다. 프로토콜 조정기(1700-95)는 확인 메시지(E)를 패킷 상호 연결기(1800)를 경유하여 프로토콜 조정기(1700-0)에 송신한다. 이에 응답하여, 프로토콜 조정기(1700-0)는 ILCN3을 유휴로 표시하고, 단선순서가 완성된다. 패킷 스위치식 호출의 셋업과 제거에 있어서, 중앙 제어기(30)와 제어 유니트(1017)만이 호출의 초기 경로 지정에 수반됨을 유의하자.

[모듈간 패킷 스위치식 호출예]

사용자 터미널(1001)에서 사용자 터미널(40014)로 모듈간 패킷 스위치식 호출을 설정하는 것은 패킷 스위치 유니트(1400)내 2개의 프로토콜 조정기(1700-0, 1700-1)와, 패킷 스위칭 유니트(4400)내 2개의 프로토콜 조정기(4700-0, 4700-1)의 조정을 포함한다. 호출을 개시하기 위하여, 사용자 터미널(1001)은 논리 채널 LCN1에서의 호출 요구 패킷을 그 관련 프로토콜 조정기(1700-0)에 송신한다. 프로토콜 조정기(1700-9)는 사용자 터미널(1001)의 논리 채널 번호 LCN2가 현재 유휴상태임을 검증하는 업무를 포함하는 호출 요구 패킷을 처리한다. 프로토콜 조정기(1700-0)는 호출과 연관되어 패킷을 프로토콜 조정기(1700-0)에 송신함에 있어서 모듈간 프로토콜 조정기(1700-1)에 의해 이용되도록 내부 논리 채널번호(ILCN), 예를들면 ILCN9를 선택한다. 프로토콜 조정기(1700-0)는 사용자 터미널(1001)(제 18 도)의 LCN2에 ILCN9를 대응시키는 루팅 테이블에 엔트리를 저정한다. 이때 프로토콜 조정기(1700-0)는 패킷 발신 요구를 패킷 상호 연결기(1800)를 경유하여 프로세서 인터페이스(1300)에 송신한다. 패킷 발신 요구는 발신 사용자 터미널(1001), 피호출 전화번호, 그리고 프로토콜 조정기(1700-0)에 의해 호출을 위해 선택된 ILCN9를 규정한다. 패킷 발신 요구는 제어 유니트(1017)에 의해 프로세서 인터페이스(1300)로부터 판독된다. 제어 유니트(1017)는 패킷 발신 요구 정보를 제어 메시지에 삽입하고, 그 제어 메시지를 시간 슬롯 교환 유니트(1011), 시간 멀티플렉스식 스위치(10)에 예정된 제어 채널(55)을 경유하고 제어 분배 유니트(31)를 경유하여 중앙 제어기(30)에 송신한다.

중앙 제어기(30)는 본 실시예에서 사용자 터미널(4001)을 규정하는 피호출 전화번호를 번역한다. 중앙 제어기(30)는 피호출 사용자 터미널(4001)을 규정하는 패킷 종단 요구를 제어 분리 유니트(31), 시간 멀티플렉스식 스위치(10)의 제어 채널(61) 및 시간 슬롯 교환 유니트(4011)를 경유하여 제어 유니트(4017)에 송신한다. 제어 유니트(4017)는 호출된 사용자 터미널(4001)을 관련 프로토콜 조정기, 예를들면 (4700-0)에 대응시키고, 프로토콜 조정기(4700-0)와 사용자 터미널(4001)이 모두 현재 서비스 중임을 검증한다. 이때 제어 유니트(4017)는 패킷 종단 요구를 프로세서 인터페이스(4300)에 전송한다. 수신지 프로토콜 조정기(4700-0)를 규정하는 정보를 근거하 하여, 프로세서 인터페이스(4300)는 패킷 종단 요구를 패킷 상호 연결기(4800)를 경유하여 프로토콜 조정기(4700-0)에 송신한다. 프로토콜 조정기(4700-0)는 패킷 종단 요구에서의 파라미터를 근거로 하여, 호출이 모듈간 호출임을 판정한다. 그후, 프로토콜 조정기(4700-0)는 제어 메시지를 모듈간 프로토콜 조정기와 교환하여, 그들 사이에 패킷 스위치식 채널을 선정한다. 후속적으로, 프로토콜 조정기(4700-1)는 스위칭 모듈(100)에서 제어 메시지를 모듈간 프로토콜 조정기(1700-1)와 교환하고, 두 모듈간 프로토콜 조정기 사이에 채널을 형성한다. 프로토콜 조정기(4700-1)과 (1700-1)사이의 통신은 버스(4205)이 4개 예정 채널, 시간 슬롯 교환 유니트(4011), 입출력 포트듈(P61)과 (P55)사이의 시간 멀티플렉스식 스위치(10)의 채널 CH109 내지 CH112, 시간 슬롯 교환 유니트(1011) 및 버스(1205)의 4개 예정 채널을 경유하여 프로토콜 조정기(1700-1)에 송신된다.

프로토콜 조정기(4700-1)와 (1700-1)사이의 예정된 채널은 패킷을 256Kbps, 64Kbps, 또는 여러가지 다른 속도로 송신하는데 이용될 수 있다. 최종적으로, 프로토콜 조정기(1700-1)는 제어 메시지를 프로토콜 조정기(1700-0)와 교환하여, 프로토콜 조정기(4700-0)에서 프로토콜 조정기(1700-0)까지의 패킷 스위치식 채널을 완성한다. 호출을 형성하는데 요구된 추가 단계는 위에서 설명된 모듈내 호출에서와 동일하다.

상기 모듈간 호출을 위해 여러가지 프로토콜 조정기(1700-0), (1700-1), (4700-1) 및 (4700-0)에서의 예시적인 루팅 테이블 엔트리는 제 18 도에 도시된다. 모듈간 채널상에 이용된 논리 채널 번호는 모듈간 논리 채널 번호(IMLCM)로 지칭된다. 모듈내 호출의 경우에서처럼, 발신 프로토콜 조정기와 착신 프로토콜 조정기 각각은 패킷 상호 연결기로부터 수신된 패킷중 어느것이 특정의 호출과 연관되는가를 판정하는데 이용된 ILCN을 선택한다. 모듈간 프로토콜 조정기 각각은 패킷 상호 연결기로부터와 모듈간 채널로부터 수신된 패킷을 각각 호출과 연관하는데 요구된 ILCN 및 IMLCN 모두를 선택한다. 제 18 도에 도시된 실시예에 따라서, 호출이 일단 형성되었다면, 프로토콜 조정기(1700-0)에 의해 사용자 터미널(1001)의 LCN2로부터 수신된 데이타 패킷은 ILCN4에서 패킷 상호 연결기(1800)를 경유하여 프로토콜 조정기(1700-1)에 송신된다. ILCN4에서 패킷 상호 연결기(1800)로부터 프로토콜 조정기(1700-1)에 의해 수신된 패킷은 모듈간 채널에서 IMLCN8에서 프로토콜 조정기(4700-1)에 송신된다. 모듈간 채널로부터 IMLCN8에 프로토콜 조정기(4700-1)에 의해 수신된 패킷은 ILCN3에서 패킷 상호 연결기(4800)를 경유하여 프로토콜 조정기(4700-0)에 송신된다. 최종적으로, 프로토콜 조정기(4700-0)에 의해 패킷 상호 연결기(4800)로부터 ILCN3에 수신된 패킷은 LCN2에서 사용자 터미널(4001)에 송신된다. 역방향으로 사용자 터미널(4001)의 LCN2로부터 프로토콜 조정기(4700-0)에 의해 수신된 데이타 패킷은 패킷 상호 연결기(4800)를 경유하여 ILCN14에서 프로토콜 조정기(4700-1)에 송신된다.

프로토콜 조정기(4700-1)에 의해 패킷 상호 연결기(4800)로부터 ILCN14에 수신된 패킷은 모듈간 채널상의 IMLCN3에서 프로토콜 조정기(1700-1)로 송신된다. 모듈간 채널로부터 프로토콜 조정기(1700-1)에 의해 IMLCN3에 수신된 패킷은 ILCN9내 패킷 상호 연결기(1800)를 경유하여 프로토콜 조정기(1700-0)에 송신된다. 연결을 완성하기 위하여, 패킷 상호 연결기(1800)로부터 ILCN9에서 프로토콜 조정기(1700-0)에 의해 수신된 패킷은 LCN2에서 사용자 터미널(1001)에 송신된다.

본 실시예에서, 스위칭 모듈(1000), (2000), (3000) 및 (4000)은 직접 결합되거나 그물형의 분포에서 패킷 통화량에 대해 상호 연결된다. 각쌍의 스위칭 모듈은 모듈사이의 패킷 통신을 위해 4개의 시간 멀티플렉식 스위치(10) 채널을 이용한다. 예컨대, 패킷은 시간 멀티플렉스식 스위치(10) 채널 CH 101내지 CH 104(모듈 (1000)과 (2000) 사이의 라인 위에 숫자로 제 19 도에 표시된 바와같이를 이용하여 스위칭 모듈(100)과 (2000) 사이에 운반된다. 각각의 스위칭 모듈로부터 12개의 시간 멀티플렉스식 스위치(10) 채널은 모듈간 패킷 통화량을 위해 이용된다.

[교환원 서비스]

시스템의 하나이상의 스위칭 모듈, 예를들면 모듈(1000)은 전화 교환원 위치 터미널과 접속하는데 이동되어, 번호안내와 전화료와 같은 교환원 서비스와 안내 서비스를, 시스템의 다른 스위칭 모듈에 의해 서브되는 고객에게 제공할 수 있게 된다. 예컨대, 스위칭 모듈(100)이 이러한 교환원 서비스를 제공하는데 이용되고, 모듈(1000)에 접속된 사용자 터미널, 예를들면 터미널(1001) 및 (1002)이 교환원 위치 터미널이라면, 디지탈 회의 회로는 시간 슬롯 교환 유니트(1011)에 접속되어, 다른 스위칭 모듈에 직접 연결되어거나 혹은, 다른 스위칭 시스템에서부터 디지탈이나 아날로그 트렁크를 경유하여 연결된 가입자 세트나 사용자 터미널과 가용 교환원 위치 터미널을 중계한다. 예컨대, 발신 가입자 즉 가입자 세트(23)는 라인 유니트(19), 시간 슬롯 교환 유니트(11), 시간 멀티플렉스식 스위치(10) 및 시간 슬롯 교환 유니트(1011)를 경유하여 디지탈 회의 회로에 연결된다. 착신 가입자 즉 사용자 터미널(4001)은 디지탈 라인 유니트(4101), 시간 슬롯 교환 유니트(4011), 시간 멀티플렉스식 스위칭(10) 및 시간 슬롯 교환 유니트(1011)를 경유하여 디지탈 회의 회로에 연결된다. 교환원 위치 터미널, 즉 사용자 터미널(1001)은 디지탈 라인 유니트(1101)와 시간 슬롯 교환 유니트(1011)를 경유하여 디지탈 회의 회로에 접속되어 발신자 및 착신자와 교환원을 중계한다. 터미널(1001)과 제어 유니트(1017) 사이에서 교신하는 메시지를 교환원 서비스 제공시에 이용된 터미널(1001)상에서 여러 기능키의 누름에 응답하여 터미널 (1001)에 의해 송신된 키치기 메시지를 포함한다.

[제 1 의 대안적 실시예]

제 1 의 대안적 실시예에서, 스위칭 모듈(1000), (2000), (3000) 및 (4000)은 제 20 도의 성형 위상에서, 패킷 통신량에 대해 상호 연결된다. 각각의 스위칭 모듈(100), (2000) 및 (3000)은 모듈내 패킷 스위칭을 하며, 스위칭 모듈(4000)로, 그리고 스위칭 모듈(4000)로부터 패킷을 스위칭하도록 4개의 시간 멀티플렉스식 스위칭(10) 채널을 이용한다. 스위칭 모듈(4000)은 패킷 스위칭도 실행하지만, 패킷을 운반하기 위하여 각각의 스위칭 모듈(1000), (2000) 및 (3000)에 대해 4개의 시간 멀티플렉스식 스위치(10) 채널을 이용하고, 모듈(1000), (2000), (3000) 및 (4000) 사이에서 모듈간 패킷 호출을 위해 패킷 스위칭을 수행한다. 다른 예로서, 스위칭 모듈(400)은 모듈간 패킷 스위칭을 위해서만 이용될 수 있다. 몇가지 상황 즉 이러한 모듈을 많이 필요로 하는 시스템에서, 제 20 도의 성형 위상을 실현하기 위하여 제 19 도의 그물형 위상의 유사한 실현보다는 더 효과적으로 시간 멀티플렉스식 스위치(10)의 회선 스위칭 자료를 이용한다. 그러나, 성형 위상을 이용하면 전체 패킷 송신 지연을 증가시킬 수도 있다.

[제 2 의 대안적 실시예]

제 2 의 대안적 실시예에서, 패킷 스위칭 링 회로망(5000)은 모듈간 패킷 호출과 모듈내 패킷 호출 모두를 스위치하도록 제 1 도 내지 제 3 도의 시스템에 부가된다. 이러한 회로망은 당해 기술에 알려져 있다. 제 21 도는 추가 부분만을 도시하며, 이 제 2 의 대안적 실시예에 대하여 제 1 도 내지 제 3 도의 시스템으로 바꾼다. 패킷 스위칭 유니트(1400), (2400), (3400) 및 (4400)는 제 1 도 내지 제 3 도의 스위칭 모듈(1000), (2000), (3000) 및 (4000)에서의 패킷 스위칭 유니트를 나타낸다. 중앙 제어기(30)는 통신 링크(32)(제 3 도)에 추가하여, 링 회로망(5000)의 제어에 이용된 제 2 통신 링크(5005)(제 21 도)를 구비한다. 각각의 패킷 스위칭 유니트는 다수의 디지탈 통신 설비(5002), 즉 24-채널 T1캐리어 시스템에 의하여 링 회로망(5000)에 연결된다. 주어진 통신 설비(5002)는 디지탈 설비 인터페이스(5003)를 경유하여 링 회로망(5000)에, 그리고 디지탈 설비 인터페이스(5001)를 경유하여 주어진 패킷 스위칭 유니트에 접속된다. 각각의 디지탈 설비 인터페이스(5001)는 32-채널의 양 방향성 데이타 버스(5004)를 경유하여, 패킷 스위칭 유니트에 포함된 데이타 팬아웃 유니트중 하나에 연결된다. 그러나, 32버스(5004)채널줄 24채널만이 이용된다. 패킷 스위칭 유니트(1400)에서, 예를들면 각각의 프로토콜 조정기는 설비(5002)중 하나에서 한 채널과 연관된다. 프로토콜 조정기는 위에서처럼, 그러한 패킷을 제어 유니트(1017)(제 2 도)에 스위칭함으로써 사용자 터미널로부터의 신호와 패킷에 응답한다. 그러나, 프로토콜 조정기는 데이타 패킷을 관련 설비(5002)의 채널에 64Kbps의 속도로 송신하므로써 데이타 패킷에 응답한다. 링 회로망 (5000)은 중앙 제어기(30와 통신함으로써 설비(5002)의 적절한 채널을 결정하고, 수신지 사용자 터미널에 스위칭될 정확한 수신지 프로토콜 조정기에 의해 데이타 패킷이 수신되도록 상기 채널을 통해 이 데이타 패킷이 복귀된다. 실제의 회로는 링 회로(5000)에서 설비(5002)의 인입 채널과, 이와 같이 결정된 인출 채널 사이에 형성된다.

상기의 실시예는 다만 본 발명의 원리만을 설명하는 것이며, 다른 실시예는 본 발명의 범위와 정신에서 벗어나지 않고서 당업자에 의해 개조될 수 있는 것으로 이해된다. 예컨대, 설명된 실시예에서, 사용자 터미널은 2B+D포맷(두 64Kbps의 회선 스위치식 B채널과 하나의 16Kbps의 패킷 스위치식 D채널)을 이용하는 4선식 CCITT, T 인터페이스를 경유하여 스위칭 시스템을 액세스한다 할지라도, 다른 사용자 액세스 방법도 예상된다. 예컨대, 사용자 터미널은 동일자 2B+D포맷을 이용하는 2선식 라인(CCITT)는 U-인터페이스라 표기함)을 경유하여 액세스를 달성할 수 있다. T1캐리어 시스템과 같은 디지탈 송신 설비는 23B+D포맷(23개의 64Kbps의 회선 스위칭식 B채널과 하나의 64Kbps의 패킷 스위치식 D채널)으로 디지탈 PBX를 경유하거나 또는, 가변하는 다수의 2B+D포맷이 T1캐리어 시스템에서 멀티플렉스되는 디지탈 루프 캐리어 원격 터미널이나 원격 스위칭 엔티티를 경유하여 사용자 액세스를 제공하는데 이용될 수도 있다. 추가적으로, 상기의 실시예에서, 사용자 터미널과 프로토콜 조정기 사이의 통신 링크는 공지의 HDLC링크 레벨 프로토콜을 실현한다. 많은 다른 링크 레벨 프로토콜이 이용될 수 있다. 더 나아가, 다른 사용자 터미널과 통신하는데 다른 프로토콜이 이용될 수 있다. 사용자 B채널은 회선 스위치식 채널이 아니라 패킷 스위치식 채널로서 이용될 수 있는 것으로도 이해된다. 사용자 B채널이 제 1 도 내지 제 3 도시의 시스템에서 패킷 스위치식 채널로서 이용된다면, 이러한 B채널은 패킷 스위칭 유니트(4400)에 직접적으로나 혹은 시간 슬롯 교환 유니트(1011)의 회전 스위치식 채널을 경유하여 연결될 수 있다. 더 나아가, 제 1 도 내지 제 3 도에 도시된 바와 같이 시스템이 단지 라인 유니트만을 포함한다 할지라도, 다른 스위칭 시스템으로부터의 트렁크와 접속되는 아날로그나 디지탈 트렁크 유니트가 포함될 수도 있는 것으로 이해된다.

Claims (10)

1. 시간 슬롯 교환 유니트(1011)와, 액세스 라인(1004)을 경유하여 사용자 터미널(1002)에 연결되는 라인 유니트(1102)와, 시간 슬롯 교환 유니트와 상기 라인 유니트에 연결된 제어 유니트(1017)를 포함하는 최소한 하나의 스위칭 모듈(1000)을 구비한 스위치 시스템에 있어서, 상기 스위칭 모듈은 패킷 스위칭 유니트(1400)와, 상기 사용자 터미널(1001), 상기 시간 슬롯 교환 유니트(1011) 및 상기 패킷 스위칭 유니트(1400)에 연결된 최소한 하나의 디지탈 라인 유니트(1101)를 더 포함하고 ; 상기 제어 유니트(1017)는 상기 디지탈 라인 유니트에 더 연결되며 ; 상기 시간 슬롯 교환 유니트(1011)는 다수의 사용자 터미널 사이에 회선 스위치식 통신 채널을 제공하며 ; 상기 제어 유니트(1017)는 상기 시간 슬롯 교환 유니트에 의한 회선 스위치식 통신 채널의 형성을 제어하며 ; 상기 패킷 스위칭 유니트(1400)는 상기 제어 유니트(1017)에 연결된 프로세서 인터페이스(1300)와 상기 사용자 터미널중 관련된 사용자 터미널에 각각 연결할 수 있는 다수의 프로토콜 조정기(1700)와, 상기 프로세서 인터페이스와 각각의 프로토콜 조정기를 상호 연결하기 위한 패킹 상호 연결기(1800)를 포함하며 ; 상기 패킷 스위칭 유니트(1400)는 패킷 스위치식 통신 채널을 상기 다수의 사용자 터미널 사이에 형성되는 것을 제어하며 ; 상기 패킷 상호 연결기(1800)는 이 패킷 상호 연결기(1800)에 정보를 송신하기 위하여 각각의 프로토콜 조정기를 순차로 인에이블시키는 선택기 유니트(1810)을 포함하는 것을 특징으로 하는 회선/패킷 통합 스위칭 시스템.
2. 제 1 항에 있어서, 각각의 상기 프로토콜 조정기는 그 프로토콜 조정기와 연관된 사용자 터미널로부터 수신된 제어 정보를 상기 패킷 상호 연결기(1800)와 상기 프로세서 인터페이스(1300)를 경유하여 상기 제어 유니트(1017)에 송신하기 위한 제어기(1443) 수단과, 사용자 터미널중 제 1 사용자 터미널로부터 수신되어 사용자 터미널중 제 2 사용자 터미널에 대한 회선 스위치식 호출을 규정하는 제어정보에 응답하여, 제 1 사용자 터미널에서 제 2 사용자 터미널까지 스위칭 모듈에 의한 회선 스위치식 통산 채널의 형성을 제거하는 상기 제어 유니트(1017)를 포함하는 것을 특징으로 하는 회선/패킷 통합 스위칭 시스템.
3. 제 2 항에 있어서, 상기 통신 제어기(1443)는 상기 프로토콜 조정기와 연관된 사용자 터미널로부터 수신된 데이타 패킷을 상기 패킷 상호 연결기(1800)를 경유하여 상기 프로토콜 조정기들중 다른 프로토콜 조정기들에 송신하고, 상기 프로토콜 인터페이스(1300)는 상기 제어 유니트로 부터 수신된 제어정보를 상기 프로토콜 조정기들에 송신하기 위한 통신 제어기(1343)를 포함하며, 상기 제어 유니트(1017)는 상기 사용자 터미널들중 제 1 사용자 터미널에서부터 이 제 1 사용자 터미널과 연관된 상기 프로토콜 조정기, 상기 패킷 상호 연결기, 상기 사용자 터미널들중 제 3 사용자 터미널과 연관된 프로토콜 조정기를 경유하여 상기 제 3 사용자 터미널까지의 패킷 스위치식 통신 채널을 형성하도록 제 1 및 제 3 사용자 터미널과 연관된 프로토콜 조정기에 제어정보를 송신하기 위하여, 상기 제 1 사용자 터미널로 부터 수신되어 상기 제 3 사용자 터미널에 대한 패킷 스위치식 호출을 규정하는 제어 정보를 회선 스위치식 호출 기간동안 응답하는 것을 특징으로 하는 회선/패킷 통합 스위칭 시스템.
4. 제 1 항에 있어서, 각각의 상기 프로토콜 조정기는 그 프로토콜 조정기와 연관된 상기 사용자 터미널로부터 수신된 데이타 패킷을 패킷 상호 연결기(1800)를 경유하여 상기 프로토콜 조정기들중 다른 프로토콜 조정기들에 송신하기 위한 수단과, 그 프로토콜 조정기와 연관된 상기 사용자 터미널로부터 수신된 제어정보를 상기 패킷 상호 연결기와 상기 프로세서 인터페이스를 경유하여 상기 제어 유니트에 송신하기 위한 수단을 포함하고, 상기 프로세서 인터페이스는 상기 제어 유니트로부터 수신된 제어 정보를 상기 프로토콜 조정기들에 송신하기 위한 통신 제어기(1343)를 포함하여, 상기 제어 유니트(1017)는 상기 사용자 터미널들중 제 1 사용자 터미널에서부터 이 제 1 사용자 터미널과 연관된 프로토콜 조정기, 상기 패킷 상호 연결기, 상기 사용자 터미널들중 제 2 사용자 터미널과 연관된 프로토콜 조정기를 경유하여 상기 제 2 사용자 터미널까지의 패킷 스위치식 통신 채널을 형성하도록 상기 프로토콜 조정기들중 제 1 및 제 2 사용자 터미널과 연관된 프로토콜 조정기들에 제어정보를 송신하기 위하여, 상기 제 1 사용자 터미널로부터 수신되어 상기 제 2 사용자 터미널로 향한 패킷 스위치식 호출을 규정하는 제어 정보에 응답하는 것을 특징으로 하는 회선/패킷 통합 스위칭 시스템.
5. 제 4 항에 있어서, 상기 제어 유니트는 상기 제 1 사용자 터미널에서부터 상기 사용자 터미널중 제 3 사용자 터미널까지 스위칭 모듈에 의한 회선 스위치식 통신 채널의 형성을 제거하기 위하여, 상기 제 1 사용자 터미널로부터 수신되어 상기 제 3 사용자 터미널로 향한 회선 스위치식 호출을 규정하는 제어정보를 패킷 스위치식 호출 기간동안 응답하는 것을 특징으로 하는 회선/패킷 통합 스위칭 시스템.
6. 제 1 항에 있어서, 상기 사용자 터미널들을 상기 스위칭 모듈에 연결하기 위한 다수의 사용자 액세스 라인들을 더 구비하며 ; 각각의 상기 프로토콜 조정기는 패킷 기억용 메모리 수단(1470)과, 각각의 프로토콜 프로세서가 사용자 액세스 라인들중 한 라인과 각각 연관되고, 주어진 프로토콜에 따라서 상기 관련 사용자 액세스 라인으로부터 제 1 패킷을 수신하고 이 제 1 패킷을 상기 기억용 메모리 수단에 송신하기 위한 수단과, 상기 메모리 수단으로부터 다른 패킷을 판독하고, 상기 주어진 프로토콜에 따라서, 상기 다른 패킷을 상기 관련 사용자 액세스 라인에 송신하기 위한 수단을 각각 포함하는 다수의 프로토콜 프로세서(HLDC-1406)와, 상기 패킷 상호 연결기로부터 상기 다른 패킷을 수신하여 상기 기억용 메모리 수단에 송신하며, 이 메모리 수단으로부터 상기 제 1 패킷을 판독하여 상기 패킷 상호 연결기에 송신하기 위한 통신 제어기(1443)를 포함하는 것을 특징으로 하는 회선/패킷 통합 스위칭 시스템.
7. 제 6 항에 있어서, 상기 제어 유니트는 상기 사용자 액세스 라인과 상기 프로토콜 프로세서의 연관을 규정하는 할당 신호를 발생시키기 위한 수단을 더 포함하고, 상기 스위칭 시스템은 상기 할당 신호에 의해 규정된 대로 각각의 사용자 액세스 라인를 프로토콜 프로세서들(HLDC-1406)중 관련된 프로토콜 프로세서에 연결하기 위하여 상기 제어 유니트에 결합되고 상기 할당 신호에 응답하는 수단을 포함하는 것을 특징으로 하는 회선/패킷 통합 스위칭 시스템.
8. 제 6 항에 있어서, 각각의 상기 사용자 액세스 라인은 상기 회선 스위칭 수단에 연결된 최소한 하나의 회선 스위치식 채널과, 최소한 하나의 패킷 스위치식 채널을 포함하고, 상기 제어 수단은 상기 사용자 액세스 라인과 상기 프로토콜 처리 수단과의 연관을 규정하는 할당 신호를 발생시키기 위한 수단을 더 포함하며, 상기 스위칭 시스템은 각각의 상기 사용자 액세스 라인의 상기 최소한 하나의 패킷 스위치식 채널을 상기 할당 신호에 의해 규정된 바와 같이 상기 프로토콜 처리 수단중 관련된 수단에 연결하기 위하여 위하여, 상기 제어 수단에 결합되고 상기 할당 신호에 응답하는 수단을 더 포함하는 것을 특징으로 하는 회선/패킷 통합 스위칭 시스템.
9. 제 1 항에 있어서, 상기 프로세서 인터페이스는 패킷 기억용 메모리(1370)와, 상기 패킷 상호 연결기로부터 제 1 패킷을 수신하여 상기 기억용 메모리에 송신하고, 상기 기억용 메모리로부터 다른 패킷을 판독하여 상기 패킷 상호 연결기에 송신하기 위한 수단을 포함하며, 상기 제어 유니트는 상기 메모리(1370)에 결합되어 메모리로부터 상기 제 1 패킷을 판독하고 상기 다른 패킷을 상기 메모리에 송신하는 것을 특징으로 하는 회선/패킷 통합 스위칭 시스템.
10. 제 1 항에 있어서, 상기 선택기(1810)는 클럭 신호 발생용 클럭(1821)과, 상기 클럭 신호에 응답하여, 각각 상기 프로토콜 조정기들중 하나를 규정하는 선택 신호들을 발생시키기 위한 카운터(1822)와, 상기 선택 신호들중 주어진 하나의 선택 신호에 응답하여, 상기 프로토콜 조정기들중 상기 주어진 선택 신호에 의해 규정된 상기 프로토콜 조정기로부터 수신된 요구 신호를 상기 카운터에 송신하여 선택 신호들의 추가 발생을 중지시키는 멀티플렉서(1831)와, 상기 주어진 선택 신호와 상기 멀티플렉서로부터의 요구 신호에 응답하여, 상기 프로토콜 조정기들중 상기 주어진 선택 신호에 의해 규정된 한 조정기에 클리어 신호를 송신하기 위한 디멀티플렉서(1841)를 포함하고, 상기 프로토콜 조정기들은 상기 디멀티플렉서로부터의 클리어 신호에 응답하여 패킷을 상기 패킷 상호 연결기에 송신하는 것을 특징으로 하는 회선/패킷 통합 스위칭 시스템.

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