JPH06164250A - 出力段回路 - Google Patents

Abstract

(57)【要約】 【目的】チップサイズを小さくすることが可能であり、
０クロス近傍でのノイズの発生を抑えて低歪みが要求さ
れる用途にも適用可能とし、下側最大出力振幅はクリッ
ピングを受けないように改善した大出力の出力段回路を
提供すること。 【構成】入力に比例する信号がベースに伝達されるエミ
ッタ接地トランジスタＱ14と、入力に比例する他の信号
がベースに伝達されるエミッタ接地トランジスタＱ13の
コレクタにバイアス回路を介してベースが接続されてい
るエミッタフォロアトランジスタＱ15とがプッシュプル
動作をなし、電力増幅回路として作用する。その際、前
記トランジスタＱ15、これと逆極性のエミッタフォロア
トランジスタＱ16および前記バイアス回路の閉ループに
より前記トランジスタＱ15は常にカットオフせず、０ク
ロス付近でのノイズが抑えられる。また、大面積を必要
とする素子を削除した構成であり、チップサイズを小さ
くすることが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体集積回路（以下
ＩＣという）の内蔵に好適する出力段回路に関する。

【０００２】

【従来の技術】従来のＩＣに適用される出力段回路につ
いて以下説明する。

【０００３】図５に示す出力段回路はエミッタ接地トラ
ンジスタＱ21、出力段トランジスタＱ22、このトランジ
スタＱ22とは逆極性の出力段トランジスタＱ23、トラン
ジスタＱ22，Ｑ23にバイアス電圧を印加するダイオード
Ｄ21，Ｄ22、および定電流源Ｉ21から構成されるもので
ある。ＯＵＴは出力端子であり、Ｃは位相補償用コンデ
ンサである。入力端子ＩＮには初段回路、例えば差動増
幅段の出力が接続される。

【０００４】前記出力段回路をＩＣ化するにあたって、
大きな出力電流が要求される場合、それを実現するため
には出力段トランジスタＱ22、Ｑ23の面積を大きくする
必要がある。特に、トランジスタＱ23は面積的に不利な
ラテラルＰＮＰトランジスタの使用が一般的であり、そ
のためにこの回路は非常に大きな面積を占めてしまうと
いう不具合が生じる。さらに、レイアウト面積に制約が
ある場合、面積の不足した当該トランジスタは大電流時
の電流増幅率を著しく低下させるので、仕様を満たすこ
とができない。従って、この回路によりＩＣ化した大電
力増幅回路の設計は困難であった。

【０００５】加えて、定電流源Ｉ21を理想電流源とし
て、上側最大出力振幅はＶ_CC−Ｖ_BE（Ｑ22）、下側最大
出力振幅はＶ_EE＋Ｖ_CE sat（Ｑ21）＋Ｖ_EB（Ｑ23）であ
り、図６に示すように出力端子ＯＵＴの出力波形は、上
側最大出力振幅だけでなく、下側最大出力振幅にもクリ
ッピングがかかるという欠点を有する。

【０００６】次に、従来の他の出力段回路を図７に示
す。この回路は、エミッタ接地トランジスタＱ31および
２段のエミッタフォロアトランジスタＱ36、Ｑ32によっ
て出力端子ＯＵＴから出力電流を流し出し、トランジス
タＱ31およびこれとは逆極性のエミッタ接地のトランジ
スタＱ34、さらにトランジスタＱ31と同極性のエミッタ
接地トランジスタＱ33によって出力電流を引き込むよう
に構成した回路であり、図５の回路に比較すると下側最
大出力振幅にクリッピングがかからないように改善され
ている。

【０００７】しかし、図７の回路のＩＣ化においても、
大出力の出力段回路を得ようとする場合、トランジスタ
Ｑ32，Ｑ33、さらにはトランジスタＱ34，Ｑ36等に大電
流が流れるため、大きな素子面積を必要とする。特にト
ランジスタＱ34は、面積的にも不利であり大電流時の電
流増幅率の伸びにも不利であるラテラルＰＮＰが使用さ
れることが一般的である。そのために図５の回路にも増
してチップサイズが非常に大きなものになるという欠点
がある。

【０００８】また、ラテラルＰＮＰトランジスタはＮＰ
Ｎトランジスタと比較すると、エミッタ接地としたとき
に電流増幅率が１となる周波数ＦＴ（Transition Fregu
ency）が低いという不都合があり、十分な位相余裕を保
つことができず、増幅回路の発振安定度が極めて悪いも
のとなる。従って、トランジスタＱ31のベース・コレク
タ間に接続した不可欠の位相補償用のコンデンサＣは、
大容量のものが必要となる。さらに発振防止用として出
力端子ＯＵＴと基準電位との間に外付のコンデンサＣ
_EXT 等を必要とすることが多い。そして、これらがさら
にチップ面積を増大させる。従って、この回路もＩＣ化
には適さないものであった。

【０００９】さらに、図８に従来の他の出力段回路を示
す。この回路はエミッタ接地トランジスタＱ41，Ｑ43お
よびエミッタフォロアＱ45によって出力端子ＯＵＴに電
流を流し出し、エミッタ接地トランジスタＱ43が前記出
力端子ＯＵＴから大電流を引き込み、さらに、トランジ
スタＱ45がオフした時でも、エミッタ接地トランジスタ
Ｑ44がエミッタフォロアＱ42から電流を引き込めるよう
に構成した回路である。また、トランジスタＱ45のエミ
ッタと、トランジスタＱ44のコレクタとの接続点にアノ
ードを、トランジスタＱ43のコレクタにカソードを接続
したダイオードＤ41と、トランジスタＱ45のベースにア
ノードを、トランジスタＱ43のコレクタにカソードを接
続したダイオードＤ42を備えた点に特徴がある。ダイオ
ードＤ41は、トランジスタＱ45のエミッタに逆バイアス
電圧がかかってトランジスタＱ45が破壊しないように作
用し、さらに、ダイオードＤ42の存在によって、図９に
示すように、波形下側ではトランジスタＱ45のベース電
位はクリッピングがかかるまで出力端子ＯＵＴと同電位
になることが確保される。また、前述のトランジスタＱ
44によって図１０に示すように出力波形の下側最大出力
振幅にクリッピングがかからないように改善されてい
る。さらに、ラテラルＰＮＰトランジスタの使用の回避
によりＩＣの小形化が実現できる。

【００１０】しかし、大出力の出力段回路を得ようとす
る場合、出力波形の下側でエミッタフォロアＱ45がカッ
トオフするため、それが原因となり、図１０に示すよう
に出力端子ＯＵＴの出力波形において、０クロス付近で
のノイズが発生する。このため、図８の回路は低歪みが
要求される用途には適さないものであった。以上のよう
に、従来の出力段回路はいずれもＩＣ化に係る欠点を有
するものであった。

【００１１】

【発明が解決しようとする課題】本発明は上記問題点を
考慮してなされたもので、チップサイズを小さくするこ
とが可能であり、０クロス近傍でのノイズの発生を抑え
て低歪みが要求される用途にも適用可能とし、さらに下
側最大出力振幅にはクリッピングを受けないように改善
した大出力の出力段回路を提供することを目的とするも
のである。

【００１２】

【課題を解決するための手段】本発明における課題解決
のための手段は、入力信号に比例する振幅を有する第１
の信号電流と、前記第１の信号電流に比例する振幅を有
する第２の信号電流とを出力するための分岐手段と、前
記第１の信号電流がベースに伝達されるエミッタ接地の
第１のトランジスタＱ13と、前記第１のトランジスタＱ
13のコレクタからベースに信号電流が伝達され、前記第
１のトランジスタＱ13とは逆極性のエミッタフォロアの
第２のトランジスタＱ16と、前記第２のトランジスタＱ
16のエミッタにエミッタから信号電流を伝達し、前記第
２のトランジスタＱ16とは逆極性のエミッタフォロアの
第３のトランジスタＱ15と、前記第２のトランジスタＱ
16および第３のトランジスタＱ15のベース間に接続さ
れ、前記ベース間のバイアスを決めるためのバイアス回
路と、前記第３のトランジスタＱ15のベースと、前記バ
イアス回路を介して前記第１のトランジスタＱ13のコレ
クタおよび前記第２のトランジスタＱ16のベースとに信
号電流を流すための電流印加手段と、前記第２の信号電
流がベースに伝達され、コレクタが前記第２および第３
のトランジスタＱ16，Ｑ15のエミッタならびに出力端子
に接続される、前記第２のトランジスタＱ16とは逆極性
のエミッタ接地の第４のトランジスタＱ14とを有するこ
とを特徴とする。

【００１３】

【作用】上記した手段により入力端子に入力信号が印加
されると、２系統の増幅段のそれぞれのエミッタ接地ト
ランジスタＱ13，Ｑ14のコレクタは、いずれも同一の方
向にコレクタ電流を流そうとする。これにより、一方の
エミッタ接地トランジスタＱ13のコレクタにバイアス回
路を介して接続されるエミッタフォロアトランジスタＱ
15と他方のエミッタ接地トランジスタＱ14とはプッシュ
プル動作をなし、電力増幅回路として作用する。またそ
の際、前記エミッタフォロアトランジスタＱ15、これと
逆極性のエミッタフォロアトランジスタＱ16および前記
バイアス回路の閉ループにより前記エミッタフォロアト
ランジスタＱ15は常にカットオフせず、従って、０クロ
ス付近のノイズは抑えられる。さらに、波形下側におい
て、前記一方のエミッタ接地トランジスタＱ13がサチュ
レーション領域に入った場合でも、前記他方のエミッタ
接地トランジスタトランジスタＱ14が電流を引き込むの
で、下側最大出力振幅はクリッピングを受けずにＶ_EE＋
Ｖ_CE sat（Ｑ14）までいっぱいに振れる。

【００１４】

【実施例】以下、本発明に係る実施例につき図面を参照
しながら詳細に説明する。

【００１５】図１は本発明に係る出力段回路の第１の実
施例を示す回路図である。まず、図１の回路の構成につ
いて説明する。入力端子ＩＮにそれぞれのベースを接続
したエミッタフォロアのトランジスタＱ11，Ｑ12のそれ
ぞれのコレクタは電源Ｖ_CCに接続される。トランジスタ
Ｑ11のエミッタは、抵抗Ｒ11を介して電源Ｖ_EEに接続さ
れるとともにエミッタが電源Ｖ_EEに接続されたエミッタ
接地のトランジスタＱ14のベースに接続され、一方トラ
ンジスタＱ12のエミッタは抵抗Ｒ12を介して電源Ｖ_EEに
接続されるとともにエミッタが電源Ｖ_EEに接続されたエ
ミッタ接地のトランジスタＱ13のベースに接続される。
このトランジスタＱ13のコレクタは、コレクタが電源Ｖ
_EEに接続されたエミッタフォロアのＰＮＰトランジスタ
Ｑ16のベースに接続されるとともにダイオードＤ12のカ
ソードに接続される。このダイオードＤ12のアノードは
ダイオードＤ11のカソードに接続され、ダイオードＤ11
のアノードは電源Ｖ_CCに接続された定電流源Ｉ11および
コレクタが電源Ｖ_CCに接続されたエミッタフォロアのト
ランジスタＱ15のベースに接続される。なお、前記ダイ
オードＤ11，Ｄ12は前記エミッタフォロアのトランジス
タＱ15，Ｑ16のバイアス回路をなしている。また、トラ
ンジスタＱ15のエミッタと前記ＰＮＰトランジスタＱ16
のエミッタと、前記エミッタ接地トランジスタＱ14のコ
レクタとの接続点を出力端子ＯＵＴとする。なお、入力
端子ＩＮには初段回路、例えば差動増幅段の出力などが
接続されてもよい。

【００１６】次に、上記回路構成における電力増幅時の
動作について説明する。入力端子ＩＮにトランジスタＱ
11，Ｑ12のベース電流が増加する方向の正の入力信号が
印加された場合、前記トランジスタＱ11，Ｑ12のそれぞ
れのエミッタにベースをそれぞれ接続したトランジスタ
Ｑ13，Ｑ14のベース電流を増加するように作用する。こ
れにより、トランジスタＱ13，Ｑ14のコレクタ電流は増
加する方向に動作する。このとき、出力段のトランジス
タＱ15のベース電流は減少する方向であり、そのエミッ
タ電流も減少し、トランジスタＱ14のコレクタ電流、Ｑ
16のエミッタ電流はそれぞれ増加するため、前記トラン
ジスタＱ14，Ｑ16は出力端子ＯＵＴに接続された負荷
（図示せず）から電流を引き込む動作を行う。

【００１７】また、入力端子ＩＮにトランジスタＱ11，
Ｑ12のベース電流が減少する方向に負の入力信号が印加
された場合、前記トランジスタＱ11，Ｑ12のそれぞれの
エミッタにベースをそれぞれ接続したトランジスタＱ1
3，Ｑ14のベース電流を減少するように作用する。これ
により、定電流源Ｉ11から供給されるトランジスタＱ15
のベース電流は増加することから、そのエミッタ電流も
増加する。この時、トランジスタＱ14のコレクタ電流
と、トランジスタＱ16のエミッタ電流はそれぞれ減少す
るので、前記トランジスタＱ15のエミッタ電流は出力端
子ＯＵＴに接続された負荷（図示せず）に電流を流し出
す動作を行う。

【００１８】ここで、前記動作中、前記トランジスタＱ
15，Ｑ16、およびダイオードＤ11，Ｄ12のループによ
り、前記トランジスタＱ15のエミッタ・ベース間には常
時Ｖ_BEと同等のバイアス電圧が印加されており、前記ト
ランジスタＱ15は常時オンの状態となる。従って、トラ
ンジスタＱ15は前記動作中カットオフせずに、電力増幅
動作を行うので、図２に示すように前記トランジスタＱ
15のベース出力波形は不連続点を有さずに連続となり、
図３に示すように出力端子ＯＵＴの出力波形における０
クロス付近でのノイズの発生は抑えられる。しかも、前
記ループの経路は短いため、発振に対して回路は安定で
あるという利点を有する。なお、図２の出力波形は、図
３の出力波形に比べて前記トランジスタＱ15のＶ_BEの分
だけ電圧がオフセットしていることを強調して描かれた
ものである。

【００１９】また、入力端子ＩＮにトランジスタＱ11，
Ｑ12のベース電流が増加する方向に正の入力信号が印加
され、トランジスタＱ13がサチュレーション領域に入っ
たときにおいても、トランジスタＱ14により電流を引き
込むことが可能となるので、図３に示すように出力端子
ＯＵＴの出力波形は、その波形下側においてＶ_EE＋Ｖ_CE
sat（Ｑ14）までいっぱいに振れる。

【００２０】加えて、本発明によれば、回路の安定性の
ために発振防止のためのコンデンサを付加する必要がな
く、前記ＰＮＰトランジスタＱ16は大面積である必要が
ないので、チップサイズを小さくすることが可能であ
り、ＩＣ化に極めて好適である。

【００２１】次に、図４は本発明に係る出力段回路の第
２の実施例を示す回路図である。この回路では、入力端
子ＩＮに印加された入力信号は、まず２系統に分岐さ
れ、一方は抵抗Ｒ13を経由して、エミッタを電源Ｖ_EEに
接続したエミッタ接地のトランジスタＱ14のベースに接
続され、他方は抵抗Ｒ14を経由して、エミッタを電源Ｖ
_EEに接続したエミッタ接地のトランジスタＱ13のベース
に接続される。ここで、それ以外の構成、作用、効果は
図１の実施例と同一であるので、説明の簡潔化のために
図１と同一の部分についてはそれぞれ同一符号を付して
説明を省略する。なお、図１の回路と比較するとトラン
ジスタ２個分素子が少ないので、ＩＣの面積の縮小化に
関しては、より好適である。また、図４のように構成し
ても同様の効果が得られるし、図４の抵抗Ｒ13，Ｒ14を
用いずに入力を前記トランジスタＱ13，Ｑ14のベースに
直接接続してもよい。本発明は上述した各実施例に限定
されるものではなく、その要旨を逸脱しない範囲で、種
々変形して実施することができる。

【００２２】

【発明の効果】以上説明したように、本発明によれば、
チップサイズを小さくすることが可能で、ゼロクロス近
傍でのノイズが発生せずに低歪みが要求される用途にも
適用でき、さらに下側最大出力振幅はクリッピングを受
けない、大出力の出力段回路を提供できる。

【図面の簡単な説明】

【図１】本発明に係る出力段回路の第１の実施例を示す
回路図である。

【図２】図１のトランジスタＱ15のベース電位波形を示
す図である。

【図３】図１の出力端子ＯＵＴの出力波形を示す図であ
る。

【図４】本発明に係る出力段回路の第２の実施例を示す
回路図である。

【図５】従来の第１の出力段回路を示す回路図である。

【図６】図５の出力端子ＯＵＴの出力波形を示す図であ
る。

【図７】従来の第２の出力段回路を示す回路図である。

【図８】従来の第２の出力段回路を示す回路図である。

【図９】図８のトランジスタＱ45のベース電位波形を示
す図である。

【図１０】図８の出力端子ＯＵＴの出力波形を示す図で
ある。

【符号の説明】

Ｑ11〜Ｑ16…トランジスタ、Ｒ11〜Ｒ14…抵抗、Ｄ11〜
Ｄ12…ダイオード、Ｖ_CC，Ｖ_EE…定電圧源、Ｉ11…定電
流源、ＩＮ…入力端子、ＯＵＴ…出力端子、２…ノイ
ズ。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力信号に比例する振幅を有する第１の
   信号電流と、前記第１の信号電流に比例する振幅を有す
   る第２の信号電流とを出力するための分岐手段と、 前記第１の信号電流がベースに伝達されるエミッタ接地
   の第１のトランジスタと、 前記第１のトランジスタのコレクタからベースに信号電
   流が伝達され、前記第１のトランジスタとは逆極性のエ
   ミッタフォロアの第２のトランジスタと、 前記第２のトランジスタのエミッタにエミッタから信号
   電流を伝達し、前記第２のトランジスタとは逆極性のエ
   ミッタフォロアの第３のトランジスタと、 前記第２のトランジスタおよび第３のトランジスタのベ
   ース間に接続され、前記ベース間のバイアスを決めるた
   めのバイアス回路と、 前記第３のトランジスタのベースと、前記バイアス回路
   を介して前記第１のトランジスタのコレクタおよび前記
   第２のトランジスタのベースとに信号電流を流すための
   電流印加手段と、 前記第２の信号電流がベースに伝達され、コレクタが前
   記第２および第３のトランジスタのエミッタならびに出
   力端子に接続される、前記第２のトランジスタとは逆極
   性のエミッタ接地の第４のトランジスタとを有すること
   を特徴とする出力段回路。
2. 【請求項２】前記分岐手段は、ベースに入力信号を伝達
   され、前記第１の信号電流を出力するエミッタフォロア
   の第５のトランジスタと、前記第５のトランジスタのベ
   ースに印加される信号に比例する信号を印加されるベー
   スを有し、前記第２の信号電流を出力する第６のエミッ
   タフォロアトランジスタとにより構成されることを特徴
   とする請求項１に記載の回路。
3. 【請求項３】前記分岐手段は、入力端と前記第１の信号
   電流が出力される第１の出力端とを第１のインピーダン
   ス素子で直接接続し、前記入力端と前記第２の信号電流
   が出力される第２の出力端とを第２のインピーダンス素
   子で直接接続して構成されることを特徴とする請求項１
   に記載の回路。
4. 【請求項４】前記第１および第２のインピーダンス素子
   は、抵抗器であることを特徴とする請求項３に記載の回
   路。
5. 【請求項５】前記分岐手段は、入力端と前記第１のトラ
   ンジスタのベースおよび第２のトランジスタのベースを
   直結して構成されることを特徴とする請求項１に記載の
   回路。
6. 【請求項６】前記バイアス回路は、第２のトランジスタ
   のエミッタ・ベース間電圧と第３のトランジスタのベー
   ス・エミッタ間電圧との和以上の電圧をバイアスとして
   決定することを特徴とする請求項１に記載の回路。
7. 【請求項７】前記バイアス回路は、２つの直列ダイオー
   ドよりなることを特徴とする請求項６に記載の回路。