JPH06163972A

JPH06163972A - 半導体装置の製造方法

Info

Publication number: JPH06163972A
Application number: JP4332560A
Authority: JP
Inventors: Kenji Kobayashi; 健二小林; Shinichiro Kurata; 愼一郎倉田; Tadashi Oohayashi; 只志大林
Original assignee: Kanegafuchi Chemical Industry Co Ltd
Current assignee: Kanegafuchi Chemical Industry Co Ltd
Priority date: 1992-11-18
Filing date: 1992-11-18
Publication date: 1994-06-10

Abstract

(57)【要約】【目的】半導体装置の製造工程における半導体層のパ
ターン化に伴って下部電極層の表面に生ずる変質層やエ
ッチング残渣などの悪影響をなくし、それによって下部
電極層に形成されるレジスト膜の欠陥を減少させるとと
もに、下部電極層によって形成された下部電極や下部配
線電極における外部配線などとの接続部において電気特
性を向上させ、収率を向上させることにある。【構成】絶縁基板１２上に下部電極層２４、半導体層
２６及び上部電極層２８を積層した後、レジスト膜３０
により上部電極層２８と半導体層２６を順にエッチング
するとともに、続いてそのレジスト膜３０を用いて露出
させられた下部電極層２４の表面層３２のみを除去し、
その後、下部電極層２４のパターニングなどの後工程を
行うようにした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置、たとえば原
稿読み取り装置などの製造方法に関する。

【０００２】

【従来の技術】半導体装置、たとえば原稿読み取り装置
はファクシミリやイメージスキャナ、電子黒板、電子複
写機などにおいて、原稿上の画像情報を読み取るための
原稿読み取り部などに使用されている。かかる原稿読み
取り装置をはじめとする半導体装置は一般に下部電極、
半導体部及び上部電極から成る半導体素子を１又は複数
個備えて構成されている。

【０００３】この原稿読み取り装置はフォトリソグラフ
ィ法を用いて、概略次のようにして製造されている。ま
ず図６(a) に示すように、絶縁基板100 の上に下部電極
層102 、半導体層104 及び上部電極層106 を順に積層す
る。次いで、同図に仮想線で示すように所定の位置にレ
ジスト膜108 を被着させて、同図(b) に示すように上部
電極層106 をウエットエッチングによってパターン化し
て上部電極110 を形成する。更に、上部電極110 と半導
体部112 のパターン形状は通常同じであることから同じ
レジスト膜108 を用いて、同図に示すように半導体層10
4 をドライエッチングによってパターン化して半導体部
112 を形成する。その後、図７(a) に示すようにレジス
ト膜108 を除去した後、所定の位置に異なるパターンの
レジスト膜109 を被着させて、同図(b) に示すように下
部電極層102 を下部電極114 や下部配線電極116 などの
所定のパターンに形成する。このようにして得られた下
部電極114 、半導体部112 及び上部電極110 から成る半
導体素子118 が１又は複数配置されて構成された原稿読
み取り装置が製造されている。

【０００４】この原稿読み取り装置の製造方法におい
て、エッチング方法は被エッチング材の材質に対応して
種々選定され、上部電極層106 の材質がＩＴＯや SnO₂
などであることから、この上部電極層106 のパターニン
グは薬液に浸液して行うウエットエッチングによって行
われている。一方、半導体層104 の材質はアモルファス
シリコンなどであることから、この半導体層104 のパタ
ーニングは四フッ化炭素CF₄を主成分とする反応性イオ
ンエッチングなどのドライエッチングによって行われて
いる。

【０００５】また、上部電極層106 や半導体層104 のパ
ターニングにおいてエッチング残りがあると、素子間の
短絡が発生したり、素子の特性がばらついたりするた
め、エッチング残りをなくすことを目的に、一定時間、
オーバーエッチングしている。たとえば、反応性イオン
エッチングによる半導体層104 のパターニングに要する
エッチング時間は、半導体層104 の膜厚のばらつきとエ
ッチング速度のばらつきを考慮して、半導体層104 の平
均膜厚を平均エッチング速度で割って得られる平均エッ
チング時間に、さらに１０〜５０％のオーバーエッチン
グ時間を加えて設定されていて、エッチング残りが生じ
ないようにしている。

【０００６】

【発明が解決しようとする課題】かかる原稿読み取り装
置の製造方法において、半導体層104 のドライエッチン
グにより露出する下部電極層102 の表面には、フッ素系
のガスを用いているためフッ化物などが生成し、その表
面が変質してしまうという問題があった。これは下部電
極層102 の表面がエッチングガスに曝される時間が長い
程、すなわち半導体層104 のエッチング速度が速い箇所
で著しく変質していた。

【０００７】また、半導体層104 をドライエッチングす
る際に、レジスト膜がダメージを受け、レジスト膜108
の成分やエッチングガス成分などによるポリマー残渣が
下部電極層102 の表面に残るという問題があった。

【０００８】下部電極層102 の表面に生ずるこれらの欠
陥により、下部電極層102 をパターン化する際にその表
面に被着するレジスト膜109 との密着性が悪化し、ま
た、レジストを塗布する時に、ポリマー残渣の影響によ
りレジスト膜に生ずる欠陥が増加するという問題があっ
た。また、下部電極層102 の表面に生ずる変質層が原因
して、下部電極層102 のエッチング速度が遅くなり、し
かも箇所によってエッチング速度が大きくばらつくた
め、下部電極層102 のエッチング残りが発生し易くな
る。その結果、原稿読み取り装置の収率が著しく低下す
るという問題があった。更に、下部電極層102 によって
形成された下部配線電極116 と半導体素子114の上部電
極110 とが層間絶縁膜に設けられたコンタクトホールを
介して上部配線電極により接続されるが、下部配線電極
116 と上部配線電極との接続部で接続抵抗が増加し、電
気特性を不安定にするという問題もあった。

【０００９】そこで、本発明者らはこのような問題点を
解決するため鋭意研究を重ねた結果、本発明に至ったの
である。

【００１０】

【課題を解決するための手段】本発明に係る半導体装置
の製造方法の要旨とするところは、絶縁基板上に、少な
くとも下部電極と半導体部と上部電極とから成る半導体
素子を１又は複数備えて構成される半導体装置の製造方
法において、前記絶縁基板上に、少なくとも下部電極層
と半導体層とを順次積層する工程と、前記積層された半
導体層をパターニングして半導体部を形成する工程と、
前記半導体層のパターニングに用いた同一のパターンを
用いて露出させられた下部電極層の表面層を除去する工
程と、前記表面層が除去された下部電極層をパターニン
グして、所定のパターン化された下部電極を形成する工
程と、を備えることにある。

【００１１】また、本発明に係る半導体装置の製造方法
の要旨とするところは、絶縁基板上に、少なくとも下部
電極と半導体部と上部電極とから成る半導体素子を１又
は複数備えて構成される半導体装置の製造方法におい
て、前記絶縁基板上に、少なくとも下部電極層、半導体
層及び上部電極層を順次積層する工程と、前記積層され
た上部電極層と半導体層とを同一のパターンを用いてパ
ターニングして上部電極及び半導体部を形成する工程
と、前記上部電極層及び半導体層のパターニングに用い
た同一のパターンを用いて露出させられた下部電極層の
表面層を除去する工程と、前記表面層が除去された下部
電極層を前記パターンと異なるパターンでパターニング
して、所定のパターン化された下部電極を形成する工程
と、を備えることにある。

【００１２】かかる半導体装置の製造方法において、前
記半導体装置がフォトダイオード、ブロッキングダイオ
ード、及び層間絶縁膜により分離されたマトリックス配
線を有する原稿読み取り装置であることにある。

【００１３】

【作用】本発明に係る半導体装置の製造方法は、絶縁基
板上に少なくとも下部電極層と半導体層と必要に応じて
上部電極層を順に積層した後、その最上層にレジスト膜
を形成する。次に、逆の順に必要な上部電極層と半導体
層をそれぞれエッチングして上部電極と半導体部とを形
成する。この半導体層のエッチングにより、露出させら
れた下部電極層の表面にエッチング成分との化合物など
が生成して変質層が形成され、更にダメージを受けたレ
ジスト膜によるエッチング残渣がその表面に付着する。

【００１４】そこで、少なくとも半導体層をエッチング
するために使用したレジスト膜を用いて、下部電極層の
露出させられた表面層をエッチングにより除去し、その
後、清浄な表面にされた下部電極層に所定のパターン化
されたレジスト膜を形成してエッチングが行われる。か
かる下部電極層により形成された下部電極及び下部配線
電極などの表面には化合物やエッチング残渣などが付着
していないため、層間絶縁膜に設けられたコンタクトホ
ールなどを介して接続された下部配線電極と上部配線電
極とは密着する。

【００１５】

【実施例】次に、本発明に係る半導体装置の製造方法の
実施例を図面に基づいて詳しく説明する。

【００１６】ここで、半導体装置として半導体素子であ
るフォトダイオード及びブロッキングダイオードと、マ
トリックス配線とを有する原稿読み取り装置を例に説明
する。図２(c) に示すように、本発明方法により製造さ
れる原稿読み取り装置１０は絶縁基板１２上に下部電極
１４と半導体部１６と上部電極１８とから成る１対の半
導体素子２０，２２が複数配列させられて構成されてい
る。このような構造の原稿読み取り装置１０は概略次の
ようにして製造される。

【００１７】図１(a) に示すように、先ずガラスなどか
ら成る絶縁基板１２上に下部電極層２４、半導体層２６
及び上部電極層２８をこの順にそれぞれ成膜して積層す
る。下部電極層２４の材質は絶縁基板１２との被着性に
優れ且つ電気的良導体であるとともに半導体層２６に拡
散し得ない材質であることが必要で、クロムCr, チタン
Ti, ニッケルNi, モリブデンMo, タンタルTa, プラチナ
Pt, パラジウムPdなどが用いられ、その膜厚は目的とす
る原稿読み取り装置１０の性能や膜の種類によって種々
設定され、好ましくは５００〜５０００Å程度の範囲で
成膜される。ここで、下部電極層２４の材料としてクロ
ムCrを選定した場合、スパッタリング装置のスパッタ室
内を１×１０^-3Ｐａ以下の高真空に保ちながら、成膜時
の基板温度が室温から２５０℃になるように設定し、放
電ガスとしてアルゴンガスをスパッタ室内に導入する。
そして、スパッタ圧力が０．１〜１．５Ｐａになるよう
に調整し、ＤＣ電源を用いて１〜１０Ｗ／cm²の電力で
スパッタして、金属膜が成膜される。

【００１８】また、半導体層２６はたとえば水素化アモ
ルファスシリコンa-Si:Hを用いてｐｉｎ構造のフォトダ
イオードの構造に堆積されたものが用いられる。すなわ
ち、先ずホウ素Ｂあるいは周期律表第３族の元素をドー
プしたｐ形a-Si:H、ノンドープのｉ形a-Si:H、リンＰあ
るいは周期律表第５族の元素をドープしたｎ形a-Si:Hを
順に堆積して形成され、これらｐ層，ｉ層，ｎ層は真空
を破らずに連続して成膜するのが好ましい。なお、本実
施例ではｐｉｎ構造に限らず、逆の順に積層したｎｉｐ
構造であっても良く、また光導電を示すノンドープ又は
ドープアモルファスシリコンの単層又は積層構造であっ
ても良い。

【００１９】更に、半導体層２６の上に成膜される上部
電極層２８はＩＴＯや SnO₂,ZnO₂あるいはこれらを積
層したものが用いられ、スパッタリング法や蒸着法によ
り成膜温度が室温〜２００℃で、膜厚が３００〜２００
０Åの範囲になるように成膜される。ここで、上部電極
層２８としてＩＴＯを成膜する場合、スパッタリング装
置のスパッタ室内を１×１０^-3Ｐａ以下の高真空に保ち
ながら、成膜時の温度が１５０℃以下になるように設定
し、放電ガスとしてアルゴンガスと酸素ガスの混合ガス
をスパッタ室内に導入し、そして、スパッタ圧力が０．
２〜１Ｐａになるように調整して、ＤＣ電源を用いて
０．４〜２Ｗ／cm²の電力でスパッタし、成膜される。
放電ガス中の酸素ガスの組成は０．１〜２ mol％であ
り、スパッタターゲットは酸化インジウム−酸化錫系の
焼結体ターゲットを用い、その酸化錫の成分は５〜１５
ｗｔ％のものが用いられる。

【００２０】このようにして絶縁基板１２の上に下部電
極層２４、半導体層２６及び上部電極層２８を順に成膜
した後、この上部電極層２８と半導体層２６をパターン
化して半導体素子２０，２２を形成するため、同図１
(a) に仮想線で示すように、フォトリソグラフィ法によ
り所定の位置にレジスト膜３０が形成される。形成され
たレジスト膜３０により所望のパターン形状の上部電極
層２８が保護され、その残余がウエットエッチングされ
て、同図(b) に示すように上部電極１８が形成される。
すなわち、エッチング液はたとえば、ＩＴＯのウエット
エッチングは一般的な塩酸と硝酸の混合溶液が用いら
れ、室温〜５０℃の液温で、レジスト膜３０が被着され
た絶縁基板１２をその混合溶液に浸液して、レジスト膜
３０に覆われていない上部電極層２８の箇所がエッチン
グされるのである。

【００２１】次いで同図(b) に示すように、半導体部１
６のパターン形状と寸法は上部電極１８とほぼ同じであ
るため、上部電極１８をパターン化するために使用した
レジスト膜３０をそのまま使用し、ドライエッチングに
よって半導体層２６のパターニングが行われ、半導体部
１６が形成される。半導体層２６は通常、反応性イオン
エッチング（Reactive Ion Etching; ＲＩＥ）によって
パターニングされ、たとえばアモルファスシリコンの場
合、平行平板型エッチング装置を用い、CF₄ガスと O₂
ガスの混合ガスを導入し、圧力を約５Ｐａにし、周波数
１３．５６ＭHzの高周波電源を用い、電極に０．１〜
０．７Ｗ／cm²を印加して行われる。

【００２２】ここで、半導体層２６の膜厚は大面積の絶
縁基板１２上の各場所において均一ではなく、若干のば
らつきがある。一方、反応性イオンエッチングによるエ
ッチング速度も絶縁基板１２の各場所において若干のば
らつきがある。このため、半導体層２６の膜厚が薄い箇
所などではエッチングが早く完了し、下地の下部電極層
２４が露出させられる。そして、所定の平均エッチング
時間が経過した後、予め設定されたオーバーエッチング
時間が終了して、エッチング作業が完了する。この作業
の完了に至るまで、半導体層２６の膜厚が薄い箇所やエ
ッチング速度の速い箇所から下地が露出させられ、次第
にその露出させられる下地の領域が広がり、レジスト膜
３０によって覆われていない箇所は全てエッチングされ
ることになる。このエッチング作用において、反応性イ
オンエッチングのラジカルや活性イオンなどのアモルフ
ァスシリコンと反応する反応種は下部電極層２４の構成
成分と反応しないため、エッチングされることはなく、
また、絶縁基板１２は下部電極層２４に覆われているた
め、エッチングされることはない。

【００２３】しかし、反応性イオンエッチングに曝され
る下部電極層２４の表面には四フッ化炭素CF₄によって
フッ化物などが生成し、変質層が発生する。また、下部
電極層２４の表面にはレジスト膜３０が受けたダメージ
により、レジストの成分やエッチングガスの成分などに
よるポリマーの残渣が付着する。

【００２４】そこで、次にこの下部電極層２４の表面層
３２を、同図(b)(c)に示すように、上部電極層２８及び
半導体層２６をパターン化するのに用いたレジスト膜３
０を利用してエッチングし、レジスト膜３０部を除く不
要な箇所から下部電極層２４の表面層３２が除去され
る。下部電極層２４の表面層３２のエッチングはたとえ
ばクロムCrの場合、エッチング液として硝酸第２セリウ
ムアンモニウムと過塩素酸及び水とからなる薬液を用い
て、エッチング時間約１〜３分間で、表面層３２がエッ
チングされる。なお、たとえばクロムCrから成る下部電
極層２４の膜厚が２０００Åの場合、かかるエッチング
時間でその膜厚は１０００〜１５００Åになる。また、
下部電極層２４がモリブデンMoの場合、エッチング液と
して燐酸、硝酸及び酢酸の混合物が用いられる。このエ
ッチング液によってフッ化物が生成した下部電極層２４
の表面層３２のみをエッチングにより除去する。

【００２５】このようにしてフッ化物などが生成し、更
にポリマー残渣などが付着した下部電極層２４の表面層
３２を除去した後、上部電極１８上のレジスト膜３０が
除去される。レジスト膜３０を除去した後、図２(a) に
示すように、レジスト膜３０のパターンとは異なる所望
の下部電極と必要な下部配線電極のパターン形状をした
レジスト膜３４が所定の位置に形成される。そして、前
述と同様に、下部電極層２４を溶かす所定の薬液、すな
わち下部電極層２４がクロムCrから成るときは硝酸第２
セリウムアンモニウムと過塩素酸からなる薬液を用いて
エッチングし、同図(b) に示すように、下部電極１４と
下部配線電極３６などが形成され、その後、レジスト膜
３４が除去される。ここで、レジスト膜３４は表面層３
２が除去されて清浄にされた下部電極層２４の上に形成
されるため、レジストを塗布する際のレジストの欠陥が
減少するだけでなく、レジスト膜３４の密着性が向上
し、下部電極層２４のエッチングが正確になされること
になる。

【００２６】レジスト膜３４を除去した後は、公知の手
法により層間絶縁膜３８を被着するとともに、その層間
絶縁膜３８にコンタクトホール４０を設け、更に上部配
線電極４２などを形成してマトリックス配線を構成した
後、絶縁保護膜４４で覆って原稿読み取り装置１０が製
造されるのである。

【００２７】以上の製造方法により得られた原稿読み取
り装置１０において、半導体層２６のドライエッチング
の際に生ずる下部電極層２４の表面の変質層（３２）や
エッチング残渣を除去した後、下部電極層２４をパター
ン化するようにしているため、レジスト膜３４と下部電
極層２４との密着性が向上し、また、レジストの塗布時
に欠陥が生ずることもなくなる。更に、下部電極層２４
表面の変質層（３２）が除去されているため、エッチン
グのばらつきが少なくなり、またエッチング残りもなく
なり、収率が大幅に向上する。また、下部電極層２４の
表面の変質層（３２）及びエッチング残渣の除去は、上
部電極層２８及び半導体層２６のエッチングに使用した
同一のレジスト膜３０を用いているため、製造工程の増
加があまりなく、スループットが低下することはない。

【００２８】更に、層間絶縁膜３８に設けられたコンタ
クトホール４０を介して接続される下部配線電極３６と
上部配線電極４２とは変質層（３２）やエッチング残渣
が除去されて清浄にされた面で接続されるため、接続抵
抗の増加がなくなり、電気特性が安定する。また、下部
配線電極３６とともに形成される取出し電極において
も、変質層やエッチング残渣が除去されているため、安
定したワイヤーボンディング性が得られる。

【００２９】以上、本発明に係る半導体装置の製造方法
の実施例を原稿読み取り装置を例に詳述したが、本発明
方法はかかる実施例に限定されるものではない。

【００３０】たとえば図３(a) に示すように、絶縁基板
１２の上に下部電極層２４及び半導体層２６を形成した
後、所定の位置にパターン化されたレジスト膜３０を形
成して、同図(b) に示すように半導体層２６をドライエ
ッチングし、半導体部１６を形成する。次いで、同一の
レジスト膜３０を用いて、同図(b)(c)に示すように前述
と同様にその箇所以外の下部電極層２４の表面層３２を
除去する。この表面層３２の除去により、半導体層２６
をドライエッチングする際に生じた変質層やエッチング
残渣を取り除くことができる。

【００３１】次に、レジスト膜３０を除去した後、図４
(a) に示すように、レジスト膜３０とは異なるパターン
のレジスト膜４６を所定の位置に形成し、前述と同様に
して下部電極層２４をエッチングして同図(b) に示すよ
うに、下部電極１４と下部配線電極３６などを形成す
る。次いで、レジスト膜４６を除去した後、同図(c) に
示すように、上部電極層４８が前記公知の手法により被
着させられる。この上部電極層４８の所定位置にパター
ン化されたレジスト膜５０を形成した後、上部電極層４
８をエッチングして図２(b) に示すように上部電極１８
が形成される。その後は前述と同様にして原稿読み取り
装置１０が製造されることになる。

【００３２】このように本発明に係る半導体装置の製造
方法は絶縁基板上に少なくとも下部電極層と半導体層と
を被着積層した後、半導体層をドライエッチングしたレ
ジスト膜を用いて、露出させられた下部電極層の表面層
をエッチングにより除去するようにしたことにある。か
かる製造方法により、半導体層をドライエッチングする
際、絶縁基板の表面は下部電極層により覆われていて、
絶縁基板がドライエッチングされることはなく、したが
って絶縁基板の成分が飛散させられることはない。ま
た、半導体層のドライエッチングに伴い、露出させられ
た下部電極層の表面がエッチング成分により変質させら
れており、更にダメージを受けたレジスト膜の成分が下
部電極層の表面に被着させられている。そこで、この露
出させられている下部電極層の表面層を除去した後、次
に工程を行うように構成しているため、下部電極層の表
面は清浄に保たれ、後工程でトラブルが発生することは
ほとんどなく、製品の収率が大幅に向上することにな
る。

【００３３】以上の実施例によって製造された原稿読み
取り装置１０はいずれも図２(c) に示すように、絶縁基
板１２上に１又は複数の半導体素子２０であるフォトダ
イオードと、そのフォトダイオード（２０）に対応して
半導体素子２２であるブロッキングダイオードとが形成
され、これらフォトダイオード（２０）とブロッキング
ダイオード（２２）とが下部電極１４により逆極性に直
列接続されて構成されたものである。

【００３４】また、図５に示すように、原稿読み取り装
置５２は半導体素子５４であるフォトダイオードと半導
体素子５６であるブロッキングダイオードとが絶縁基板
１２上に設けられた層間絶縁膜５８を介して接続電極６
０によって逆極性に直列接続された形式のものであって
も良い。かかる実施例においても、半導体層を反応性イ
オンエッチングにより半導体部６２を形成するとき、下
部電極層（６４）の表面が変質させられ、更にエッチン
グ残渣が付着する。そこで、かかる不具合を除去するた
め、半導体部６２を形成するためのレジスト膜を用い
て、露出させられた下部電極層の表面から表面層を除去
して清浄にし、その後、後工程が行われるのである。

【００３５】更に、本発明方法が適用される半導体装置
はフォトダイオードとブロッキングダイオードとから構
成された原稿読み取り装置に限定されるものではなく、
フォトダイオードのみから成る原稿読み取り装置であっ
ても良く、更にフォトセンサや太陽電池などの半導体装
置であっても良い。また、半導体部はpin 型あるいはni
p 型のアモルファスシリコンに限定されるものではな
く、アモルファスシリコンa-Si、水素化アモルファスシ
リコンa-Si:H、水素化アモルファスシリコンカーバイド
a-SIC:H 、アモルファスシリコンナイトライドなどの
他、シリコンと炭素、ゲルマニウム、スズなどの他の元
素との合金からなるアモルファスシリコン系半導体の非
晶質あるいは微結晶を pin型、 nip型、ni型、pn型、 M
IS型、ヘテロ接合型、ホモ接合型、ショットキーバリア
ー型あるいはこれらを組み合わせた型などに構成したも
のが用いられ、その他アモルファスシリコン系以外のた
とえばGaAs系やCdS-CdSe系などの半導体であっても良
い。

【００３６】また、上述の実施例では上部電極層のエッ
チング工程と半導体層のエッチング工程を同じレジスト
パターンを用いてパターニングしているが、それぞれ異
なるレジストパターンを形成して、それによってパター
ニングしても良いのは当然である。また、下部電極を形
成する下部電極層の成膜は１層あるいは複数層によって
構成しても良く、この下部電極のパターン形状はなんら
限定されるものではない。

【００３７】また、絶縁基板としてガラス基板の他、本
発明が適用されるにはガラス質の基板であれば良い。更
に、半導体装置を構成するのにあたり、絶縁基板上に一
体的に形成されることがある層間絶縁膜や絶縁保護膜は
シリコン酸化物やシリコン窒化物、シリコンオキシナラ
イドなどが用いられ、なんら限定されるものではないの
は当然である。その他、本発明はその趣旨を逸脱しない
範囲内で、当業者の知識に基づき種々なる改良、修正、
変形を加えた態様で実施し得るものである。

【００３８】

【発明の効果】本発明に係る半導体装置の製造方法は、
半導体層のドライエッチングの際に生ずる下部電極層の
表面の変質層やエッチング残渣を除去した後、下部電極
層をパターン化するようにしているため、レジスト膜と
下部電極層との密着性が向上し、また、レジストの塗布
時に欠陥が生ずることもなくなる。更に、下部電極層表
面の変質層が除去されているため、エッチングのばらつ
きが少なくなり、またエッチング残りもなくなり、収率
が大幅に向上する。また、下部電極層の表面の変質層及
びエッチング残渣の除去は、上部電極層及び半導体層の
エッチングに使用した同一のレジスト膜を用いているた
め、製造工程の増加があまりなく、スループットが低下
することはない。

【００３９】更に、層間絶縁膜に設けられたコンタクト
ホールを介して接続される下部配線電極と上部配線電極
とは変質層やエッチング残渣が除去されて清浄にされた
面で接続されるため、接続抵抗の増加がなくなり、電気
特性が安定する。また、下部配線電極とともに形成され
る取出し電極においても、変質層やエッチング残渣が除
去されているため、安定したワイヤーボンディング性が
得られる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の製造方法の製造工程
を説明するための断面説明図であり、同図(a) は絶縁基
板に下部電極層、半導体層及び上部電極層を形成した状
態を示す図、同図(b) は上部電極層と半導体層をパター
ニングした状態を示す図、同図(c) は下部電極層の表面
層を除去した状態を示す図である。

【図２】図１に示す半導体装置の製造工程の続きを説明
するための断面説明図であり、同図(a) は下部電極層を
パターン化するレジスト膜を形成した状態を示す図、同
図(b) は下部電極層をパターニングした状態を示す図、
同図(c) は製造された半導体装置を示す図である。

【図３】本発明に係る半導体装置の製造方法の他の実施
例を説明するための断面説明図であり、同図(a) は絶縁
基板に下部電極層及び半導体層を形成した状態を示す
図、同図(b) は半導体層をパターニングした状態を示す
図、同図(c) は下部電極層の表面層を除去した状態を示
す図である。

【図４】図３に示す半導体装置の製造工程の続きを説明
するための断面説明図であり、同図(a) は下部電極層を
パターン化するレジスト膜を形成した状態を示す図、同
図(b) は下部電極層をパターニングした状態を示す図、
同図(c) は上部電極層を形成した状態を示す図である。

【図５】本発明に係る半導体装置の製造方法により製造
される他の半導体装置の実施例を示す断面説明図であ
る。

【図６】従来の半導体装置の製造工程を説明するため断
面説明図であり、同図(a) は絶縁基板に下部電極層、半
導体層及び上部電極層を形成した状態を示す図、同図
(b) は上部電極層と半導体層をパターニングした状態を
示す図である。

【図７】図６に示す従来の半導体装置の製造工程の続き
を説明するため断面説明図であり、同図(a) は下部電極
層をパターン化するレジスト膜を形成した状態を示す
図、同図(b) は下部電極層をパターニングした状態を示
す図である。

【符号の説明】

１０，５２；原稿読み取り装置（半導体装置）１２；絶縁基板１４；下部電極１６，６２；半導体部１８；上部電極２０，２２，５４，５６；半導体素子２４，６４；下部電極層２６；半導体層２８，４８；上部電極層３０，３４，４６，５０；レジスト膜３２；表面層３６；下部配線電極３８，５８；層間絶縁膜４０；コンタクトホール４２；上部配線電極

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に、少なくとも下部電極と半
導体部と上部電極とから成る半導体素子を１又は複数備
えて構成される半導体装置の製造方法において、前記絶
縁基板上に、少なくとも下部電極層と半導体層とを順次
積層する工程と、前記積層された半導体層をパターニン
グして半導体部を形成する工程と、前記半導体層のパタ
ーニングに用いた同一のパターンを用いて露出させられ
た下部電極層の表面層を除去する工程と、前記表面層が
除去された下部電極層をパターニングして、所定のパタ
ーン化された下部電極を形成する工程と、を備えること
を特徴とする半導体装置の製造方法。
【請求項２】絶縁基板上に、少なくとも下部電極と半
導体部と上部電極とから成る半導体素子を１又は複数備
えて構成される半導体装置の製造方法において、前記絶
縁基板上に、少なくとも下部電極層、半導体層及び上部
電極層を順次積層する工程と、前記積層された上部電極
層と半導体層とを同一のパターンを用いてパターニング
して上部電極及び半導体部を形成する工程と、前記上部
電極層及び半導体層のパターニングに用いた同一のパタ
ーンを用いて露出させられた下部電極層の表面層を除去
する工程と、前記表面層が除去された下部電極層を前記
パターンと異なるパターンでパターニングして、所定の
パターン化された下部電極を形成する工程と、を備える
ことを特徴とする半導体装置の製造方法。
【請求項３】前記半導体装置がフォトダイオード、ブ
ロッキングダイオード、及び層間絶縁膜により分離され
たマトリックス配線を有する原稿読み取り装置であるこ
とを特徴とする請求項１又は請求項２に記載する半導体
装置の製造方法。