JP3539748B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体装置およびその製造方法に関し、特に下部電極、半導体部および上部電極からなる素子構造を含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
下部電極、半導体部および上部電極からなるダイオード構造は種々の半導体装置に用いられている。例えば、ファクシミリ、イメージスキャナ、電子黒板、電子複写機等に用いられる密着型リニアイメージセンサは、複数のフォトダイオードおよび複数のブロッキングダイオードを含む。これらのフォトダイオードおよびブロッキングダイオードは、例えば、クロムＣｒからなる下部電極、アモルファスシリコン系半導体からなる半導体部およびＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）からなる上部電極により構成されている。
【０００３】
このようなダイオード構造を含む半導体装置の製造方法を図４を参照しながら説明する。まず、図４（ａ）に示すように、絶縁基板１上に、クロムＣｒからなる下部電極層２０、アモルファスシリコン系半導体からなるｐｉｎ構造の半導体層３０およびＩＴＯからなる上部電極層４０を順に堆積させる。そして、上部電極層４０上に所定のパターン形状のレジスト膜５０を形成し、上部電極層４０をウエットエッチングによりパターニングして、図４（ｂ）に示すように、上部電極４を形成する。
【０００４】
このとき、上部電極層４０の膜厚のばらつき、上部電極層４０のエッチングのばらつき等により上部電極層４０のエッチング残りが生じるのを防止するために、上部電極４の縁部がレジスト膜５０の縁部より内側に１μｍ〜３μｍ程度入り込むようにエッチング条件を設定している。すなわち、上部電極４のエッチングシフト量がレジストパターンに対して１μｍ〜３μｍになるようにオーバーエッチングしている。このように、エッチングシフト量を最小限に設定するのは、上部電極層４０のエッチング残りを防止しつつダイオードの面積をできる限り大きくして出力を最大に保つためである。
【０００５】
次いで、上部電極４および半導体部のパターン形状は通常同じであることから、図４（ｃ）および図４（ｄ）に示すように、同じレジスト膜５０を用いてドライエッチングにより半導体層３０をパターニングして半導体部３を形成する。ここで、上部電極層４０のパターニングと半導体層３０のパターニングとを別々のレジスト膜を用いて行うこともできるが、これらのパターニングを別々のレジスト膜で行うと製造工程が増加し、また、レジストパターンの露光時のアライメントマージン等を考慮すると上部電極４のサイズを大幅に小さく設計しなければならず、ダイオードの出力性能が低下する。そのため、上部電極層４０および半導体層３０のパターニングは同じレジスト膜５０で行う。
【０００６】
さらに、レジスト膜５０を除去した後、所定のパターン形状の別のレジスト膜を用いて下部電極層２０をパターニングして、図５に示すように、下部電極２を形成する。下部電極２、半導体部３および上部電極４によりダイオードが形成される。このダイオードは透明層間絶縁膜６により覆われ、さらに半導体装置全体が透明絶縁保護膜７により覆われる。このようにして、ダイオード構造を含む半導体装置が製造される。
【０００７】
【発明が解決しようとする課題】
上記の半導体装置の製造において、半導体層３０がアモルファスシリコン等からなるので、この半導体層３０のパターニングは、通常、四フッ化炭素ＣＦ4 を主成分とするエッチングガスを用いて反応性イオンエッチング等のドライエッチングにより行われている。しかしながら、四フッ化炭素ＣＦ4 を主成分とするエッチングガスを用いると、半導体層３０のエッチングにより露出する下部電極層２０の表面にフッ化物等が生成し、その表面が変質してしまうという問題がある。また、レジスト膜のエッチング速度に対する半導体層３０のエッチング速度の比、すなわち選択比が小さいためにレジスト膜がダメージを受けやすく、レジスト膜の成分やエッチングガス成分等によるポリマー残査が下部電極層２０の表面に残り易くなる。それにより、下部電極層２０のエッチング性が低下し、歩留りが低下するとともに、ワイヤーボンディング性が低下する。
【０００８】
そこで、本願出願人は、特願平４−３３９８０７号においてこのような半導体層のパターニングの際に六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いることを提案している。六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いると、下部電極層２０や絶縁基板１へダメージがほとんど与えられず、また、レジスト膜５０へのダメージもほとんどないので、下部電極層２０上にエッチングガス成分、レジスト成分等からなるポリマー残査がほとんど残らない。
【０００９】
しかしながら、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて、上記のように上部電極４のエッチングシフト量が１μｍ〜３μｍの範囲になるように反応性イオンエッチングを実施すると、図４（ｄ）に示すように、上部電極４の周縁部の下部の半導体部３がエッチングされて半導体部３の縁部が２段形状となり、上部電極４のオーバーハング６０が生じる。このようなオーバーハング６０の生成メカニズムは明確ではないが、反応性イオンエッチングの際に、上部電極４の周縁部の下部に局所的にダイオード形成による電界が生じ、図４（ｃ）に示すように、反応性イオンエッチングの初期に垂直方向のエッチングとともに水平方向のエッチングが進行し、反応性イオンエッチングの後半にレジスト膜５０のパターンに沿った垂直方向のエッチングのみが進行するものと推測される。
【００１０】
図６（ａ）に示すようにダイオードの平面形状が単純な場合に比較して、図６（ｂ）に示すようにダイオードの平面形状が比較的複雑な場合には、カギ状部分Ｌで特に複雑な電界が生じるため、上部電極４のオーバーハング６０が生じ易い。
【００１１】
上部電極４のオーバーハング６０のために上部電極４の縁部が崩れ、下部電極層２０に接触することがあり、完成されたダイオードにおいて電流のリークが発生する。この場合、そのダイオードは不良となるため、半導体装置の歩留りが低下する。
【００１２】
また、このようなオーバーハング６０が存在すると、製造工程中にそのオーバーハング部分の下部に薬液等の可動イオンが侵入し、半導体装置の完成後もその可動イオンが残存することになる。さらに、図５に示すように、ダイオードを覆う透明層間絶縁膜５および透明絶縁保護膜６のステップカバレージがオーバーハング６０の付近で悪くなり、それらの透明層間絶縁膜５および透明絶縁保護膜６に間隙７０が生じ、素子内部への水分等の侵入が容易になるという問題が生じる。その結果、半導体装置の信頼性が著しく低下する。
【００１３】
なお、四フッ化炭素ＣＦ4 を主成分とするエッチングガスを用いた場合には、半導体部３の縁部は、図４（ｄ）に示したような２段形状にならずに、テーパー状に形成される。しかし、テーパーの角度が大きくなるので、この場合も上部電極４のオーバーハングが生じる。
【００１４】
それゆえに、本発明の目的は、上部電極のオーバーハングを生じることなく、高い歩留りで信頼性の高い半導体装置を製造する方法を提供することである。
【００１５】
【課題を解決するための手段】
【００１７】
（１）第１の発明
第１の発明に係る半導体装置の製造方法の要旨とするところは、絶縁基板上に、少なくとも下部電極、半導体部および上部電極を順に含む半導体素子を備えてなる半導体装置の製造方法において、上部電極層および半導体層を同一のレジストパターンを用いて順にパターニングして上部電極および半導体部を形成する際に、上部電極の縁部がレジストパターンの縁部より内側へ３μｍ以上入り込むように上部電極層をエッチングした後、エッチングガスを用いて半導体層をエッチングすることにある。
【００１８】
（２）第２の発明
第２の発明に係る半導体装置の製造方法の要旨とするところは、絶縁基板上に、少なくとも下部電極、半導体部および上部電極を順に含む半導体素子を備えてなる半導体装置の製造方法において、上部電極層および半導体層を同一のレジストパターンを用いて順にパターニングして上部電極および半導体部を形成する際に、上部電極の縁部がレジストパターンの縁部より内側へ３μｍ以上入り込むように上部電極層をエッチングした後、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて半導体層をエッチングすることにある。
【００１９】
（３）第３の発明
第３の発明に係る半導体装置の製造方法の要旨とするとことは、絶縁基板上に、少なくとも下部電極、アモルファスシリコン系半導体部、およびＩＴＯからなる上部電極を含むダイオード構造を備えてなる半導体装置の製造方法において、ＩＴＯ層およびアモルファスシリコン系半導体層を同一のレジストパターンを用いて順にパターニングして上部電極およびアモルファスシリコン系半導体部を形成する際に、上部電極の縁部がレジストパターンの縁部より内側へ３μｍ以上入り込むようにＩＴＯ層をエッチングした後、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて反応性イオンエッチングによりアモルファスシリコン系半導体層をエッチングすることにある。
【００２０】
（４）第４の発明
第４の発明に係る半導体装置の製造方法の要旨とするところは、絶縁基板上に、少なくとも下部電極、アモルファスシリコン系半導体部および上部電極を含むダイオード構造を備えてなる半導体装置の製造方法において、上部電極層およびアモルファスシリコン系半導体層を同一のレジストパターンを用いて順にパターニングして上部電極およびアモルファスシリコン系半導体部を形成する際に、上部電極の縁部がレジストパターンの縁部より内側へ４μｍ以上入り込むように上部電極層をエッチングした後、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて反応性イオンエッチングによりアモルファスシリコン系半導体層をエッチングすることにある。
【００２１】
【作用】
【００２４】
第１ないし第４の発明に係る半導体装置の製造方法においては、絶縁基板上に少なくとも下部電極層、半導体層および上部電極層を順に積層した後、その最上部に所定のパターン形状のレジスト膜を形成する。次に、上部電極層および半導体層を同一のレジスト膜を用いてパターニングして上部電極および半導体部を形成する。その際、形成された上部電極の縁部がレジスト膜の縁部より内側へ３μｍ以上入り込むように上部電極層をオーバーエッチングした後、エッチングガスを用いて半導体層をエッチングする。
【００２５】
それにより、レジスト膜の周縁部の下部、すなわち形成される半導体部の周縁部の上部には上部電極が存在しないので、半導体部の周縁部付近に電界が発生しない。したがって、半導体層が垂直方向にのみエッチングされ、水平方向にはほとんどエッチングされない。それにより、半導体部の縁部がレジストパターンに沿って断面テーパー状に形成され、上部電極のオーバーハングが生じない。
【００２６】
その結果、上部電極の縁部の崩れによる電流のリークが起こらず、また、製造工程中にオーバーハング部分に可動イオンが混入してそれが残存することもない。さらに、素子を覆う層間絶縁膜および絶縁保護膜のステップカバレージが良好となり、素子内への水分等の進入がなくなる。
【００２７】
特に、第２ないし第４の発明に係る半導体装置の製造方法においては、半導体層のエッチングの際に六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いているので、下部電極や絶縁基板へダメージがほとんど与えられず、また、レジスト膜へのダメージもほとんどないので、下部電極上にエッチングガス成分、レジスト成分等からなるポリマー残渣がほとんど残らない。
【００２８】
また、第４の発明に係る半導体装置の製造方法においては、上部電極の縁部がレジスト膜の縁部より内側へ４μｍ以上入り込むように上部電極層がオーバーエッチングされているので、エッチングにばらつきがあっても上部電極のオーバーハングの発生が確実に阻止される。
【００２９】
【実施例】
以下、本発明の実施例を図面を参照しながら詳細に説明する。図１は本発明が適用される半導体装置の一例を示す図であり、（ａ）はその半導体装置の要部断面図、（ｂ）はその半導体装置の要部平面図である。
【００３０】
図１の半導体装置はリニアイメージセンサであり、例えばガラスからなる絶縁基板１上に半導体素子として複数のフォトダイオード１０ａおよび複数のブロッキングダイオード１０ｂが一次元に配列されてなる。
【００３１】
フォトダイオード１０ａは、絶縁基板１上に順に積層された下部電極２ａ、アモルファスシリコン系の半導体部３ａおよび上部電極４ａにより構成される。同様に、ブロッキングダイオード１０ｂは、絶縁基板１上に順に積層された下部電極２ｂ、アモルファスシリコン系の半導体部３ｂおよび上部電極４ｂにより構成される。上部電極４ａ，４ｂはＩＴＯなどの透明導電膜からなる。
【００３２】
一定個数のブロッキングダイオード１０ｂの下部電極２ｂは、共通電極１１に共通に接続されている。この共通電極１１と、この共通電極１１に接続された一定個数のブロッキングダイオード１０ｂと、これらのブロッキングダイオード１０ｂに対応する一定個数のフォトダイオード１０ａとが１単位としてブロックを構成している。各フォトダイオード１０ａの下部電極２ａは電極線１２と一体に形成されている。
【００３３】
これらのフォトダイオード１０ａおよびブロッキングダイオード１０ｂはシリコン酸化物からなる透明層間絶縁膜６により覆われている。この透明層間絶縁膜６の上には接続電極１３およびマトリックス配線１４がパターニングされて形成されている。接続電極１３はコンタクトホール１５ａ，１５ｂを介して上部電極４ａ，４ｂにそれぞれ接続され、この接続電極１３によってフォトダイオード１０ａとブロッキングダイオード１０ｂとが逆極性に直列接続されている。一方、透明層間絶縁膜６上に形成されたマトリックス配線１４は、コンタクトホール１６を介して電極線１２に接続されている。これにより、フォトダイオード１０ａの下部電極２ａが対応するマトリックス配線１４に電気的に接続されている。このマトリックス配線１４によって各ブロックの相対的に同位置にあるフォトダイオード１０ａどうしが共通に接続されている。
【００３４】
また、共通電極１１の上には取出し電極１７が形成されており、この取出し電極１７はコンタクトホール１８を介して共通電極１１に接続されている。この半導体装置の表面には、取出し電極１７の部分を除いて透明絶縁保護膜７が被着されており、上述の各構成要素が保護されている。
【００３５】
本発明は図１の半導体装置におけるフォトダイオード１０ａおよびブロッキングダイオード１０ｂに適用される。次に、図２を参照しながら本発明の一実施例によるダイオードの製造方法を説明する。
【００３６】
まず、図２（ａ）に示すように、例えばガラスからなる絶縁基板１上に下部電極層２０、半導体層３０および上部電極層４０を順に成膜して積層する。下部電極層２０の材料としては、例えばクロムＣｒを用い、ＤＣスパッタリング装置を用いて成膜する。ＤＣスパッタリング装置のスパッタ室内を１×１０-3Ｐａ以下の高真空に保ちながら、成膜時の基板温度を室温〜２５０℃に設定し、放電ガスとしてアルゴンガスをスパッタ室内に導入する。そして、スパッタ圧力を０．１〜１．５Ｐａに調整し、１〜１０Ｗ／ｃｍ2 の電力でスパッタリングを行う。下部電極層２０の膜厚は半導体装置の性能や膜の種類によって種々設定され、好ましくは５００〜５０００Å程度の範囲に形成される。
【００３７】
また、半導体層２０としては、例えばｐｉｎ構造の水素化アモルファスシリコン層を用いる。この水素化アモルファスシリコン層は、ホウ素Ｂまたは周期律表第３族の元素をドープしたｐ形ａ−Ｓｉ：Ｈ層、ノンドープのｉ形ａ−Ｓｉ：Ｈ層、およびリンＰまたは周期律表第５族の元素をドープしたｎ形ａ−Ｓｉ：Ｈ層を順に堆積することにより形成される。この半導体部３は、逆の順に積層したｎｉｐ構造であってもよい。これらの層は真空を保持しつつ連続して成膜するのが好ましい。
【００３８】
実験では、ｐ形ａ−Ｓｉ：Ｈ層、ｉ形ａ−Ｓｉ：Ｈ層およびｎ形ａ−Ｓｉ：Ｈ層をプラズマＣＶＤ法により連続してそれぞれ１００Å、９０００Åおよび１００Åの厚さに成膜した。
【００３９】
さらに、上部電極層４０の材料としては、例えばＩＴＯを用い、スパッタリング法や蒸着法により成膜温度が室温〜１００℃の範囲で、膜厚が３００〜２０００Åの範囲になるように成膜する。スパッタリング法ではスパッタターゲットとして酸化インジウム−酸化錫系の焼結体で酸化錫の成分が５〜１５ｗｔ％のものを用いる。
【００４０】
実験では、上部電極層４０としてＩＴＯを用い、このＩＴＯの成膜にはＤＣスパッタリング装置を用いた。スパッタリング装置のスパッタ室内を１×１０-3Ｐａ以下の高真空に保ちながら放電ガスとしてアルゴンガスと酸素ガスとの混合ガスをスパッタ室内に導入し、スパッタ圧力が０．２Ｐａになるように調整した。アルゴンガスと酸素ガスとの流量比は１００：１であり、基板加熱温度を１００℃とし、ＤＣ電力密度を１．０３Ｗ／ｃｍ2 とした。このような条件で、上部電極層４０として膜厚６００ÅのＩＴＯを成膜した。
【００４１】
その後、図２（ａ）に示すように、フォトリソグラフィー法により上部電極層４０の上に所定のパターン形状のレジスト膜５０を形成し、図２（ｂ）に示すように、レジスト膜５０に覆われていない上部電極層４０の部分をウエットエッチングによりパターニングして上部電極４を形成する。ＩＴＯのウエットエッチングでは、エッチング液として一般的な塩酸と硝酸との混合溶液を用いる。室温〜５０℃の液温でレジスト膜５０が被着された絶縁基板１をその混合溶液に浸して上部電極層４０のエッチングを行う。
【００４２】
この場合、形成された上部電極４の縁部がレジスト膜５０の縁部より内側へ３μｍ以上入り込むように、エッチング条件を設定する。すなわち、上部電極４のエッチングシフト量がレジストパターンに対して３μｍ以上になるようにオーバーエッチングする。このエッチングシフト量は、エッチングのばらつき等のマージンを考慮して４μｍ以上にすることが好ましい。特に図６（ｂ）の平面図に示したようなカギ状部分Ｌでは、エッチング時に複雑な電界が生じるため、完成した素子の出力があまり小さくならない範囲で上部電極４のエッチングシフト量を大きめに設定することが望ましい。
【００４３】
実験では、塩酸、硝酸および純水の比が１００：３：１００のエッチング液を用い、液温を２８℃、エッチング時間を９分に設定した。その結果、レジストパターンに対する上部電極４のエッチングシフト量が４．０〜４．５μｍとなった。
【００４４】
次に、図２（ｃ）に示すように、上部電極４をパターニングするために使用したレジスト膜５０をそのまま使用し、ドライエッチングにより半導体層３０をパターニングして半導体部を形成する。この場合、エッチングガスとして六フッ化イオウＳＦ6 を主成分とするガスを用い、反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）によって半導体層３０をパターニングする。半導体層３０がアモルファスシリコンにより形成されている場合には、平行平板型エッチング装置を用い、エッチングガスをその装置に導入し、圧力を約５〜２０Ｐａに調整し、周波数１３．５６ＭＨｚの高周波電源を用いて電極に０．１〜０．７Ｗ／ｃｍ2 の電力を印加する。
【００４５】
実験では、エッチングガスとして六フッ化イオウガスと酸素Ｏ2 との混合ガスを用い、六フッ化イオウガスと酸素との流量比を２０：１０に設定した。また、エッチング圧力を２０Ｐａに設定し、基板温度を２０℃としＲＦ電力密度を０．３３Ｗ／ｃｍ2 に設定した。
【００４６】
図２（ｃ）に示すように、半導体層３０が水平方向にはほとんどエッチングされず、垂直方向にのみエッチングされ、図２（ｄ）に示すように、半導体部３が形成された。半導体部３の縁部はレジスト膜５０の縁部に沿って断面テーパー状に形成され、上部電極４のオーバーハングが生じていない。上記の実験では、半導体部３のエッチングシフト量はレジスト膜５０に対して１．０〜２．５μｍとなった。このように、半導体部３のエッチング形状およびエッチングシフト量は、その半導体部３の上に上部電極４が存在しない場合のエッチング形状およびエッチングシフト量と同様になった。
【００４７】
半導体層３０の上記のエッチング作用において、反応性イオンエッチングのラジカルや活性イオン等のアモルファスシリコンと反応する反応種は下部電極層２０の構成成分とほとんど反応しないため、下部電極層２０がエッチングされたり、フッ化物の生成による変質層が発生したりすることはなく、また、絶縁基板１は下部電極層２０により覆われているため、エッチングされることはない。さらに、六フッ化イオウガスによるレジスト膜５０へのダメージは小さいため、レジスト膜５０の成分やエッチングガスの成分等によるポリマー残査の発生もほとんどない。したがって、露出した下部電極層２０の表面にはポリマー残査等がほとんど被着していない。
【００４８】
次に、上部電極４上のレジスト膜５０を除去した後、所定のパターン形状のレジスト膜を用いて下部電極層２０をパターニングする。下部電極層２０がクロムＣｒからなるときは硝酸第２セリウムアンモニウムと過塩素酸とからなる薬液を用いてエッチングを行う。
【００４９】
このようにして、図３に示すように、下部電極２、半導体部３および上部電極４からなるダイオードが形成される。このダイオードは透明層間絶縁膜６により覆われ、さらに半導体装置全体が透明絶縁保護膜７により覆われる。
【００５０】
このようにして形成されたダイオードでは、図３に示すように、上部電極４のオーバーハングが生じないので、製造工程中にオーバーハング部分に可動イオンが混入しそれが素子内に残存することもない。また、完成されたダイオードにおいて上部電極４の縁部の崩れによる電流のリークも発生しない。さらに、透明層間絶縁膜６および透明絶縁保護膜７のステップカバレージが良好となり、素子内への水分等の侵入がなくなる。その結果、半導体装置の歩留りおよび信頼性が大幅に向上する。
【００５１】
上記実施例ではエッチングガスとして六フッ化イオウＳＦ6 に酸素Ｏ2 を添加したものを用いたが、六フッ化イオウＳＦ6 のみを用いてもよく、あるいは六フッ化イオウＳＦ6 にＣＨＦ3 ，Ｈｅ，Ｎ2 、ＣＦ4 等の成分を添加したものを用いてもよい。なお、四フッ化炭素ＣＦ4 を主成分とするエッチングガスを用いた場合にも、上部電極４のエッチングシフト量がレジストパターンに対して３μｍ以上、好ましくは４μｍ以上になるようにオーバーエッチングすれば、半導体部３の縁部のテーパーの角度は大きくなるが、上部電極４のオーバーハングは生じない。
【００５２】
絶縁基板１としてガラス基板の他、ガラス質のその他の基板あるいは他の絶縁材料からなる基板を用いてもよい。また、層間絶縁膜および絶縁保護膜の材料は何ら限定されず、シリコン酸化物、シリコン窒化物、シリコンオキシナライド等が用いられる。
【００５３】
また、半導体層３０はｐｉｎ構造またはｎｉｐ構造のアモルファスシリコンに限定されるものではなくて、アモルファスシリコンａ−Ｓｉ、水素化アモルファスシリコンａ−Ｓｉ：Ｈ、水素化アモルファスシリコンカーバイドａ−ＳｉＣ：Ｈ、アモルファスシリコンナイトライド等の他、シリコンと炭素、ゲルマニウム、錫等の他の元素との合金からなるアモルファスシリコン系半導体の非晶質あるいは微結晶をｐｉｎ型、ｎｉｐ型、ｎｉ型、ｐｎ型、ＭＩＳ型、ヘテロ接合型、ホモ接合型、ショットキバリア型、あるいはこれらを組み合わせた型に構成したものが用いられる。半導体層３０としてアモルファスシリコン系以外の半導体、例えばＧａＡｓ系やＣｄＳ−ＣｄＳｅ系等の半導体を用いてもよいが、特にアモルファス系半導体が好ましく、さらにアモルファスシリコン系半導体が最も好ましい。
【００５４】
さらに、下部電極層２０の材料はクロムＣｒに限定されるものではなく、絶縁基板１との被着性に優れかつ電気的良導体であるとともに半導体層３０に拡散しえないものであれば他の材料でもよい。例えば、チタンＴｉ，ニッケルＮｉ，モリブデンＭｏ，タンタルＴａ，プラチナＰｔ，パラジウムＰｄ等が用いられる。なお、下部電極層２０がモリブデンＭｏからなるときは、エッチング液として塩酸、硝酸および酢酸の混合液を用いる。上部電極層４０としてＩＴＯの他、ＳｎＯ2 ，ＺｎＯ2 あるいはこれらを積層した透明導電膜を用いてもよく、さらに一般的なダイオードの場合は不透明の金属膜を用いてもよい。
【００５５】
なお、上記実施例では、本発明がフォトダイオードおよびブロッキングダイオードからなる半導体装置に適用される場合を説明したが、本発明は、フォトダイオードのみからなる半導体装置にも適用され、さらにフォトセンサーや太陽電池等の半導体装置にも適用される。また、本発明は、上部電極層および半導体層を同一のレジスト膜を用いてパターニングするものであれば、一般的なダイオード構造を含む半導体装置およびその他の素子構造を含む半導体装置にも適用される。その他、本発明はその趣旨を逸脱しない範囲内で、当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施しうるものである。
【００５６】
【発明の効果】
第１および第２の発明によれば、上部電極のオーバーハングが存在しない半導装置が得られる。したがって、上部電極の縁部の崩れによる電流のリークが起こらず、半導体装置の歩留りが向上する。また、製造工程中にオーバーハング部分に可動イオンが混入しそれが残存することもなく、また、素子を覆う層間絶縁膜および絶縁保護膜のステップカバレージが良好となり、素子内への水分等の進入がなくなる。その結果、半導体装置の信頼性が大幅に向上する。
【００５７】
特に、第２の発明によれば、下部電極や絶縁基板へダメージがほとんど与えられず、また、下部電極上にエッチングガス成分、レジスト成分等からなるポリマー残渣がほとんど残らないので、下部電極のエッチング性およびワイヤーボンディング性が良好である。
【００５８】
第３ないし第６の発明によれば、上部電極のオーバーハングが生じない半導体装置の製造方法が得られる。したがって、上部電極の縁部の崩れによる電流のリークが生じず、半導体装置の歩留りが向上する。また、製造工程中にオーバーハング部分に可動イオンが混入してそれが残存することもなく、また、素子を覆う層間絶縁膜および絶縁保護膜のステップカバレージが良好となり、素子内への水分等の進入がなくなる。その結果、半導体装置の信頼性が大幅に向上する。
【００５９】
特に、第４ないし第６の発明によれば、下部電極や絶縁基板へダメージがほとんど与えられず、また、下部電極上にエッチングガス成分、レジスト成分等からなるポリマー残渣がほとんど残らないので、下部電極のエッチング性およびワイヤーボンディング性が良好となる。
【図面の簡単な説明】
【図１】本発明が適用される半導体装置の一例を示す図であり、（ａ）はその半導体装置の要部断面図、（ｂ）はその半導体装置の要部平面図である。
【図２】本発明の一実施例による半導体装置の製造方法を示す工程断面図である。
【図３】図２の製造方法により製造された半導体装置の断面図である。
【図４】従来の半導体装置の製造方法を示す工程断面図である。
【図５】図４の製造方法により製造された半導体装置の断面図である。
【図６】従来技術の問題点を説明するための図であり、（ａ）は単純な平面形状を有するダイオードの平面図、（ｂ）は比較的複雑な平面形状を有するダイオードの平面図である。
【符号の説明】
１ 絶縁基板
２，２ａ，２ｂ 下部電極
３，３ａ，３ｂ 半導体部
４，４ａ，４ｂ 上部電極
６ 透明層間絶縁膜
７ 透明絶縁保護膜
１０ａ フォトダイオード
１０ｂ ブロッキングダイオード
２０ 下部電極層
３０ 半導体層
４０ 上部電極層
５０ レジスト膜
６０ オーバーハング
なお、各図中同一符号は同一または相当部分を示す。
【産業上の利用分野】
本発明は半導体装置およびその製造方法に関し、特に下部電極、半導体部および上部電極からなる素子構造を含む半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
下部電極、半導体部および上部電極からなるダイオード構造は種々の半導体装置に用いられている。例えば、ファクシミリ、イメージスキャナ、電子黒板、電子複写機等に用いられる密着型リニアイメージセンサは、複数のフォトダイオードおよび複数のブロッキングダイオードを含む。これらのフォトダイオードおよびブロッキングダイオードは、例えば、クロムＣｒからなる下部電極、アモルファスシリコン系半導体からなる半導体部およびＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）からなる上部電極により構成されている。
【０００３】
このようなダイオード構造を含む半導体装置の製造方法を図４を参照しながら説明する。まず、図４（ａ）に示すように、絶縁基板１上に、クロムＣｒからなる下部電極層２０、アモルファスシリコン系半導体からなるｐｉｎ構造の半導体層３０およびＩＴＯからなる上部電極層４０を順に堆積させる。そして、上部電極層４０上に所定のパターン形状のレジスト膜５０を形成し、上部電極層４０をウエットエッチングによりパターニングして、図４（ｂ）に示すように、上部電極４を形成する。
【０００４】
このとき、上部電極層４０の膜厚のばらつき、上部電極層４０のエッチングのばらつき等により上部電極層４０のエッチング残りが生じるのを防止するために、上部電極４の縁部がレジスト膜５０の縁部より内側に１μｍ〜３μｍ程度入り込むようにエッチング条件を設定している。すなわち、上部電極４のエッチングシフト量がレジストパターンに対して１μｍ〜３μｍになるようにオーバーエッチングしている。このように、エッチングシフト量を最小限に設定するのは、上部電極層４０のエッチング残りを防止しつつダイオードの面積をできる限り大きくして出力を最大に保つためである。
【０００５】
次いで、上部電極４および半導体部のパターン形状は通常同じであることから、図４（ｃ）および図４（ｄ）に示すように、同じレジスト膜５０を用いてドライエッチングにより半導体層３０をパターニングして半導体部３を形成する。ここで、上部電極層４０のパターニングと半導体層３０のパターニングとを別々のレジスト膜を用いて行うこともできるが、これらのパターニングを別々のレジスト膜で行うと製造工程が増加し、また、レジストパターンの露光時のアライメントマージン等を考慮すると上部電極４のサイズを大幅に小さく設計しなければならず、ダイオードの出力性能が低下する。そのため、上部電極層４０および半導体層３０のパターニングは同じレジスト膜５０で行う。
【０００６】
さらに、レジスト膜５０を除去した後、所定のパターン形状の別のレジスト膜を用いて下部電極層２０をパターニングして、図５に示すように、下部電極２を形成する。下部電極２、半導体部３および上部電極４によりダイオードが形成される。このダイオードは透明層間絶縁膜６により覆われ、さらに半導体装置全体が透明絶縁保護膜７により覆われる。このようにして、ダイオード構造を含む半導体装置が製造される。
【０００７】
【発明が解決しようとする課題】
上記の半導体装置の製造において、半導体層３０がアモルファスシリコン等からなるので、この半導体層３０のパターニングは、通常、四フッ化炭素ＣＦ4 を主成分とするエッチングガスを用いて反応性イオンエッチング等のドライエッチングにより行われている。しかしながら、四フッ化炭素ＣＦ4 を主成分とするエッチングガスを用いると、半導体層３０のエッチングにより露出する下部電極層２０の表面にフッ化物等が生成し、その表面が変質してしまうという問題がある。また、レジスト膜のエッチング速度に対する半導体層３０のエッチング速度の比、すなわち選択比が小さいためにレジスト膜がダメージを受けやすく、レジスト膜の成分やエッチングガス成分等によるポリマー残査が下部電極層２０の表面に残り易くなる。それにより、下部電極層２０のエッチング性が低下し、歩留りが低下するとともに、ワイヤーボンディング性が低下する。
【０００８】
そこで、本願出願人は、特願平４−３３９８０７号においてこのような半導体層のパターニングの際に六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いることを提案している。六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いると、下部電極層２０や絶縁基板１へダメージがほとんど与えられず、また、レジスト膜５０へのダメージもほとんどないので、下部電極層２０上にエッチングガス成分、レジスト成分等からなるポリマー残査がほとんど残らない。
【０００９】
しかしながら、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて、上記のように上部電極４のエッチングシフト量が１μｍ〜３μｍの範囲になるように反応性イオンエッチングを実施すると、図４（ｄ）に示すように、上部電極４の周縁部の下部の半導体部３がエッチングされて半導体部３の縁部が２段形状となり、上部電極４のオーバーハング６０が生じる。このようなオーバーハング６０の生成メカニズムは明確ではないが、反応性イオンエッチングの際に、上部電極４の周縁部の下部に局所的にダイオード形成による電界が生じ、図４（ｃ）に示すように、反応性イオンエッチングの初期に垂直方向のエッチングとともに水平方向のエッチングが進行し、反応性イオンエッチングの後半にレジスト膜５０のパターンに沿った垂直方向のエッチングのみが進行するものと推測される。
【００１０】
図６（ａ）に示すようにダイオードの平面形状が単純な場合に比較して、図６（ｂ）に示すようにダイオードの平面形状が比較的複雑な場合には、カギ状部分Ｌで特に複雑な電界が生じるため、上部電極４のオーバーハング６０が生じ易い。
【００１１】
上部電極４のオーバーハング６０のために上部電極４の縁部が崩れ、下部電極層２０に接触することがあり、完成されたダイオードにおいて電流のリークが発生する。この場合、そのダイオードは不良となるため、半導体装置の歩留りが低下する。
【００１２】
また、このようなオーバーハング６０が存在すると、製造工程中にそのオーバーハング部分の下部に薬液等の可動イオンが侵入し、半導体装置の完成後もその可動イオンが残存することになる。さらに、図５に示すように、ダイオードを覆う透明層間絶縁膜５および透明絶縁保護膜６のステップカバレージがオーバーハング６０の付近で悪くなり、それらの透明層間絶縁膜５および透明絶縁保護膜６に間隙７０が生じ、素子内部への水分等の侵入が容易になるという問題が生じる。その結果、半導体装置の信頼性が著しく低下する。
【００１３】
なお、四フッ化炭素ＣＦ4 を主成分とするエッチングガスを用いた場合には、半導体部３の縁部は、図４（ｄ）に示したような２段形状にならずに、テーパー状に形成される。しかし、テーパーの角度が大きくなるので、この場合も上部電極４のオーバーハングが生じる。
【００１４】
それゆえに、本発明の目的は、上部電極のオーバーハングを生じることなく、高い歩留りで信頼性の高い半導体装置を製造する方法を提供することである。
【００１５】
【課題を解決するための手段】
【００１７】
（１）第１の発明
第１の発明に係る半導体装置の製造方法の要旨とするところは、絶縁基板上に、少なくとも下部電極、半導体部および上部電極を順に含む半導体素子を備えてなる半導体装置の製造方法において、上部電極層および半導体層を同一のレジストパターンを用いて順にパターニングして上部電極および半導体部を形成する際に、上部電極の縁部がレジストパターンの縁部より内側へ３μｍ以上入り込むように上部電極層をエッチングした後、エッチングガスを用いて半導体層をエッチングすることにある。
【００１８】
（２）第２の発明
第２の発明に係る半導体装置の製造方法の要旨とするところは、絶縁基板上に、少なくとも下部電極、半導体部および上部電極を順に含む半導体素子を備えてなる半導体装置の製造方法において、上部電極層および半導体層を同一のレジストパターンを用いて順にパターニングして上部電極および半導体部を形成する際に、上部電極の縁部がレジストパターンの縁部より内側へ３μｍ以上入り込むように上部電極層をエッチングした後、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて半導体層をエッチングすることにある。
【００１９】
（３）第３の発明
第３の発明に係る半導体装置の製造方法の要旨とするとことは、絶縁基板上に、少なくとも下部電極、アモルファスシリコン系半導体部、およびＩＴＯからなる上部電極を含むダイオード構造を備えてなる半導体装置の製造方法において、ＩＴＯ層およびアモルファスシリコン系半導体層を同一のレジストパターンを用いて順にパターニングして上部電極およびアモルファスシリコン系半導体部を形成する際に、上部電極の縁部がレジストパターンの縁部より内側へ３μｍ以上入り込むようにＩＴＯ層をエッチングした後、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて反応性イオンエッチングによりアモルファスシリコン系半導体層をエッチングすることにある。
【００２０】
（４）第４の発明
第４の発明に係る半導体装置の製造方法の要旨とするところは、絶縁基板上に、少なくとも下部電極、アモルファスシリコン系半導体部および上部電極を含むダイオード構造を備えてなる半導体装置の製造方法において、上部電極層およびアモルファスシリコン系半導体層を同一のレジストパターンを用いて順にパターニングして上部電極およびアモルファスシリコン系半導体部を形成する際に、上部電極の縁部がレジストパターンの縁部より内側へ４μｍ以上入り込むように上部電極層をエッチングした後、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて反応性イオンエッチングによりアモルファスシリコン系半導体層をエッチングすることにある。
【００２１】
【作用】
【００２４】
第１ないし第４の発明に係る半導体装置の製造方法においては、絶縁基板上に少なくとも下部電極層、半導体層および上部電極層を順に積層した後、その最上部に所定のパターン形状のレジスト膜を形成する。次に、上部電極層および半導体層を同一のレジスト膜を用いてパターニングして上部電極および半導体部を形成する。その際、形成された上部電極の縁部がレジスト膜の縁部より内側へ３μｍ以上入り込むように上部電極層をオーバーエッチングした後、エッチングガスを用いて半導体層をエッチングする。
【００２５】
それにより、レジスト膜の周縁部の下部、すなわち形成される半導体部の周縁部の上部には上部電極が存在しないので、半導体部の周縁部付近に電界が発生しない。したがって、半導体層が垂直方向にのみエッチングされ、水平方向にはほとんどエッチングされない。それにより、半導体部の縁部がレジストパターンに沿って断面テーパー状に形成され、上部電極のオーバーハングが生じない。
【００２６】
その結果、上部電極の縁部の崩れによる電流のリークが起こらず、また、製造工程中にオーバーハング部分に可動イオンが混入してそれが残存することもない。さらに、素子を覆う層間絶縁膜および絶縁保護膜のステップカバレージが良好となり、素子内への水分等の進入がなくなる。
【００２７】
特に、第２ないし第４の発明に係る半導体装置の製造方法においては、半導体層のエッチングの際に六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いているので、下部電極や絶縁基板へダメージがほとんど与えられず、また、レジスト膜へのダメージもほとんどないので、下部電極上にエッチングガス成分、レジスト成分等からなるポリマー残渣がほとんど残らない。
【００２８】
また、第４の発明に係る半導体装置の製造方法においては、上部電極の縁部がレジスト膜の縁部より内側へ４μｍ以上入り込むように上部電極層がオーバーエッチングされているので、エッチングにばらつきがあっても上部電極のオーバーハングの発生が確実に阻止される。
【００２９】
【実施例】
以下、本発明の実施例を図面を参照しながら詳細に説明する。図１は本発明が適用される半導体装置の一例を示す図であり、（ａ）はその半導体装置の要部断面図、（ｂ）はその半導体装置の要部平面図である。
【００３０】
図１の半導体装置はリニアイメージセンサであり、例えばガラスからなる絶縁基板１上に半導体素子として複数のフォトダイオード１０ａおよび複数のブロッキングダイオード１０ｂが一次元に配列されてなる。
【００３１】
フォトダイオード１０ａは、絶縁基板１上に順に積層された下部電極２ａ、アモルファスシリコン系の半導体部３ａおよび上部電極４ａにより構成される。同様に、ブロッキングダイオード１０ｂは、絶縁基板１上に順に積層された下部電極２ｂ、アモルファスシリコン系の半導体部３ｂおよび上部電極４ｂにより構成される。上部電極４ａ，４ｂはＩＴＯなどの透明導電膜からなる。
【００３２】
一定個数のブロッキングダイオード１０ｂの下部電極２ｂは、共通電極１１に共通に接続されている。この共通電極１１と、この共通電極１１に接続された一定個数のブロッキングダイオード１０ｂと、これらのブロッキングダイオード１０ｂに対応する一定個数のフォトダイオード１０ａとが１単位としてブロックを構成している。各フォトダイオード１０ａの下部電極２ａは電極線１２と一体に形成されている。
【００３３】
これらのフォトダイオード１０ａおよびブロッキングダイオード１０ｂはシリコン酸化物からなる透明層間絶縁膜６により覆われている。この透明層間絶縁膜６の上には接続電極１３およびマトリックス配線１４がパターニングされて形成されている。接続電極１３はコンタクトホール１５ａ，１５ｂを介して上部電極４ａ，４ｂにそれぞれ接続され、この接続電極１３によってフォトダイオード１０ａとブロッキングダイオード１０ｂとが逆極性に直列接続されている。一方、透明層間絶縁膜６上に形成されたマトリックス配線１４は、コンタクトホール１６を介して電極線１２に接続されている。これにより、フォトダイオード１０ａの下部電極２ａが対応するマトリックス配線１４に電気的に接続されている。このマトリックス配線１４によって各ブロックの相対的に同位置にあるフォトダイオード１０ａどうしが共通に接続されている。
【００３４】
また、共通電極１１の上には取出し電極１７が形成されており、この取出し電極１７はコンタクトホール１８を介して共通電極１１に接続されている。この半導体装置の表面には、取出し電極１７の部分を除いて透明絶縁保護膜７が被着されており、上述の各構成要素が保護されている。
【００３５】
本発明は図１の半導体装置におけるフォトダイオード１０ａおよびブロッキングダイオード１０ｂに適用される。次に、図２を参照しながら本発明の一実施例によるダイオードの製造方法を説明する。
【００３６】
まず、図２（ａ）に示すように、例えばガラスからなる絶縁基板１上に下部電極層２０、半導体層３０および上部電極層４０を順に成膜して積層する。下部電極層２０の材料としては、例えばクロムＣｒを用い、ＤＣスパッタリング装置を用いて成膜する。ＤＣスパッタリング装置のスパッタ室内を１×１０-3Ｐａ以下の高真空に保ちながら、成膜時の基板温度を室温〜２５０℃に設定し、放電ガスとしてアルゴンガスをスパッタ室内に導入する。そして、スパッタ圧力を０．１〜１．５Ｐａに調整し、１〜１０Ｗ／ｃｍ2 の電力でスパッタリングを行う。下部電極層２０の膜厚は半導体装置の性能や膜の種類によって種々設定され、好ましくは５００〜５０００Å程度の範囲に形成される。
【００３７】
また、半導体層２０としては、例えばｐｉｎ構造の水素化アモルファスシリコン層を用いる。この水素化アモルファスシリコン層は、ホウ素Ｂまたは周期律表第３族の元素をドープしたｐ形ａ−Ｓｉ：Ｈ層、ノンドープのｉ形ａ−Ｓｉ：Ｈ層、およびリンＰまたは周期律表第５族の元素をドープしたｎ形ａ−Ｓｉ：Ｈ層を順に堆積することにより形成される。この半導体部３は、逆の順に積層したｎｉｐ構造であってもよい。これらの層は真空を保持しつつ連続して成膜するのが好ましい。
【００３８】
実験では、ｐ形ａ−Ｓｉ：Ｈ層、ｉ形ａ−Ｓｉ：Ｈ層およびｎ形ａ−Ｓｉ：Ｈ層をプラズマＣＶＤ法により連続してそれぞれ１００Å、９０００Åおよび１００Åの厚さに成膜した。
【００３９】
さらに、上部電極層４０の材料としては、例えばＩＴＯを用い、スパッタリング法や蒸着法により成膜温度が室温〜１００℃の範囲で、膜厚が３００〜２０００Åの範囲になるように成膜する。スパッタリング法ではスパッタターゲットとして酸化インジウム−酸化錫系の焼結体で酸化錫の成分が５〜１５ｗｔ％のものを用いる。
【００４０】
実験では、上部電極層４０としてＩＴＯを用い、このＩＴＯの成膜にはＤＣスパッタリング装置を用いた。スパッタリング装置のスパッタ室内を１×１０-3Ｐａ以下の高真空に保ちながら放電ガスとしてアルゴンガスと酸素ガスとの混合ガスをスパッタ室内に導入し、スパッタ圧力が０．２Ｐａになるように調整した。アルゴンガスと酸素ガスとの流量比は１００：１であり、基板加熱温度を１００℃とし、ＤＣ電力密度を１．０３Ｗ／ｃｍ2 とした。このような条件で、上部電極層４０として膜厚６００ÅのＩＴＯを成膜した。
【００４１】
その後、図２（ａ）に示すように、フォトリソグラフィー法により上部電極層４０の上に所定のパターン形状のレジスト膜５０を形成し、図２（ｂ）に示すように、レジスト膜５０に覆われていない上部電極層４０の部分をウエットエッチングによりパターニングして上部電極４を形成する。ＩＴＯのウエットエッチングでは、エッチング液として一般的な塩酸と硝酸との混合溶液を用いる。室温〜５０℃の液温でレジスト膜５０が被着された絶縁基板１をその混合溶液に浸して上部電極層４０のエッチングを行う。
【００４２】
この場合、形成された上部電極４の縁部がレジスト膜５０の縁部より内側へ３μｍ以上入り込むように、エッチング条件を設定する。すなわち、上部電極４のエッチングシフト量がレジストパターンに対して３μｍ以上になるようにオーバーエッチングする。このエッチングシフト量は、エッチングのばらつき等のマージンを考慮して４μｍ以上にすることが好ましい。特に図６（ｂ）の平面図に示したようなカギ状部分Ｌでは、エッチング時に複雑な電界が生じるため、完成した素子の出力があまり小さくならない範囲で上部電極４のエッチングシフト量を大きめに設定することが望ましい。
【００４３】
実験では、塩酸、硝酸および純水の比が１００：３：１００のエッチング液を用い、液温を２８℃、エッチング時間を９分に設定した。その結果、レジストパターンに対する上部電極４のエッチングシフト量が４．０〜４．５μｍとなった。
【００４４】
次に、図２（ｃ）に示すように、上部電極４をパターニングするために使用したレジスト膜５０をそのまま使用し、ドライエッチングにより半導体層３０をパターニングして半導体部を形成する。この場合、エッチングガスとして六フッ化イオウＳＦ6 を主成分とするガスを用い、反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）によって半導体層３０をパターニングする。半導体層３０がアモルファスシリコンにより形成されている場合には、平行平板型エッチング装置を用い、エッチングガスをその装置に導入し、圧力を約５〜２０Ｐａに調整し、周波数１３．５６ＭＨｚの高周波電源を用いて電極に０．１〜０．７Ｗ／ｃｍ2 の電力を印加する。
【００４５】
実験では、エッチングガスとして六フッ化イオウガスと酸素Ｏ2 との混合ガスを用い、六フッ化イオウガスと酸素との流量比を２０：１０に設定した。また、エッチング圧力を２０Ｐａに設定し、基板温度を２０℃としＲＦ電力密度を０．３３Ｗ／ｃｍ2 に設定した。
【００４６】
図２（ｃ）に示すように、半導体層３０が水平方向にはほとんどエッチングされず、垂直方向にのみエッチングされ、図２（ｄ）に示すように、半導体部３が形成された。半導体部３の縁部はレジスト膜５０の縁部に沿って断面テーパー状に形成され、上部電極４のオーバーハングが生じていない。上記の実験では、半導体部３のエッチングシフト量はレジスト膜５０に対して１．０〜２．５μｍとなった。このように、半導体部３のエッチング形状およびエッチングシフト量は、その半導体部３の上に上部電極４が存在しない場合のエッチング形状およびエッチングシフト量と同様になった。
【００４７】
半導体層３０の上記のエッチング作用において、反応性イオンエッチングのラジカルや活性イオン等のアモルファスシリコンと反応する反応種は下部電極層２０の構成成分とほとんど反応しないため、下部電極層２０がエッチングされたり、フッ化物の生成による変質層が発生したりすることはなく、また、絶縁基板１は下部電極層２０により覆われているため、エッチングされることはない。さらに、六フッ化イオウガスによるレジスト膜５０へのダメージは小さいため、レジスト膜５０の成分やエッチングガスの成分等によるポリマー残査の発生もほとんどない。したがって、露出した下部電極層２０の表面にはポリマー残査等がほとんど被着していない。
【００４８】
次に、上部電極４上のレジスト膜５０を除去した後、所定のパターン形状のレジスト膜を用いて下部電極層２０をパターニングする。下部電極層２０がクロムＣｒからなるときは硝酸第２セリウムアンモニウムと過塩素酸とからなる薬液を用いてエッチングを行う。
【００４９】
このようにして、図３に示すように、下部電極２、半導体部３および上部電極４からなるダイオードが形成される。このダイオードは透明層間絶縁膜６により覆われ、さらに半導体装置全体が透明絶縁保護膜７により覆われる。
【００５０】
このようにして形成されたダイオードでは、図３に示すように、上部電極４のオーバーハングが生じないので、製造工程中にオーバーハング部分に可動イオンが混入しそれが素子内に残存することもない。また、完成されたダイオードにおいて上部電極４の縁部の崩れによる電流のリークも発生しない。さらに、透明層間絶縁膜６および透明絶縁保護膜７のステップカバレージが良好となり、素子内への水分等の侵入がなくなる。その結果、半導体装置の歩留りおよび信頼性が大幅に向上する。
【００５１】
上記実施例ではエッチングガスとして六フッ化イオウＳＦ6 に酸素Ｏ2 を添加したものを用いたが、六フッ化イオウＳＦ6 のみを用いてもよく、あるいは六フッ化イオウＳＦ6 にＣＨＦ3 ，Ｈｅ，Ｎ2 、ＣＦ4 等の成分を添加したものを用いてもよい。なお、四フッ化炭素ＣＦ4 を主成分とするエッチングガスを用いた場合にも、上部電極４のエッチングシフト量がレジストパターンに対して３μｍ以上、好ましくは４μｍ以上になるようにオーバーエッチングすれば、半導体部３の縁部のテーパーの角度は大きくなるが、上部電極４のオーバーハングは生じない。
【００５２】
絶縁基板１としてガラス基板の他、ガラス質のその他の基板あるいは他の絶縁材料からなる基板を用いてもよい。また、層間絶縁膜および絶縁保護膜の材料は何ら限定されず、シリコン酸化物、シリコン窒化物、シリコンオキシナライド等が用いられる。
【００５３】
また、半導体層３０はｐｉｎ構造またはｎｉｐ構造のアモルファスシリコンに限定されるものではなくて、アモルファスシリコンａ−Ｓｉ、水素化アモルファスシリコンａ−Ｓｉ：Ｈ、水素化アモルファスシリコンカーバイドａ−ＳｉＣ：Ｈ、アモルファスシリコンナイトライド等の他、シリコンと炭素、ゲルマニウム、錫等の他の元素との合金からなるアモルファスシリコン系半導体の非晶質あるいは微結晶をｐｉｎ型、ｎｉｐ型、ｎｉ型、ｐｎ型、ＭＩＳ型、ヘテロ接合型、ホモ接合型、ショットキバリア型、あるいはこれらを組み合わせた型に構成したものが用いられる。半導体層３０としてアモルファスシリコン系以外の半導体、例えばＧａＡｓ系やＣｄＳ−ＣｄＳｅ系等の半導体を用いてもよいが、特にアモルファス系半導体が好ましく、さらにアモルファスシリコン系半導体が最も好ましい。
【００５４】
さらに、下部電極層２０の材料はクロムＣｒに限定されるものではなく、絶縁基板１との被着性に優れかつ電気的良導体であるとともに半導体層３０に拡散しえないものであれば他の材料でもよい。例えば、チタンＴｉ，ニッケルＮｉ，モリブデンＭｏ，タンタルＴａ，プラチナＰｔ，パラジウムＰｄ等が用いられる。なお、下部電極層２０がモリブデンＭｏからなるときは、エッチング液として塩酸、硝酸および酢酸の混合液を用いる。上部電極層４０としてＩＴＯの他、ＳｎＯ2 ，ＺｎＯ2 あるいはこれらを積層した透明導電膜を用いてもよく、さらに一般的なダイオードの場合は不透明の金属膜を用いてもよい。
【００５５】
なお、上記実施例では、本発明がフォトダイオードおよびブロッキングダイオードからなる半導体装置に適用される場合を説明したが、本発明は、フォトダイオードのみからなる半導体装置にも適用され、さらにフォトセンサーや太陽電池等の半導体装置にも適用される。また、本発明は、上部電極層および半導体層を同一のレジスト膜を用いてパターニングするものであれば、一般的なダイオード構造を含む半導体装置およびその他の素子構造を含む半導体装置にも適用される。その他、本発明はその趣旨を逸脱しない範囲内で、当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施しうるものである。
【００５６】
【発明の効果】
第１および第２の発明によれば、上部電極のオーバーハングが存在しない半導装置が得られる。したがって、上部電極の縁部の崩れによる電流のリークが起こらず、半導体装置の歩留りが向上する。また、製造工程中にオーバーハング部分に可動イオンが混入しそれが残存することもなく、また、素子を覆う層間絶縁膜および絶縁保護膜のステップカバレージが良好となり、素子内への水分等の進入がなくなる。その結果、半導体装置の信頼性が大幅に向上する。
【００５７】
特に、第２の発明によれば、下部電極や絶縁基板へダメージがほとんど与えられず、また、下部電極上にエッチングガス成分、レジスト成分等からなるポリマー残渣がほとんど残らないので、下部電極のエッチング性およびワイヤーボンディング性が良好である。
【００５８】
第３ないし第６の発明によれば、上部電極のオーバーハングが生じない半導体装置の製造方法が得られる。したがって、上部電極の縁部の崩れによる電流のリークが生じず、半導体装置の歩留りが向上する。また、製造工程中にオーバーハング部分に可動イオンが混入してそれが残存することもなく、また、素子を覆う層間絶縁膜および絶縁保護膜のステップカバレージが良好となり、素子内への水分等の進入がなくなる。その結果、半導体装置の信頼性が大幅に向上する。
【００５９】
特に、第４ないし第６の発明によれば、下部電極や絶縁基板へダメージがほとんど与えられず、また、下部電極上にエッチングガス成分、レジスト成分等からなるポリマー残渣がほとんど残らないので、下部電極のエッチング性およびワイヤーボンディング性が良好となる。
【図面の簡単な説明】
【図１】本発明が適用される半導体装置の一例を示す図であり、（ａ）はその半導体装置の要部断面図、（ｂ）はその半導体装置の要部平面図である。
【図２】本発明の一実施例による半導体装置の製造方法を示す工程断面図である。
【図３】図２の製造方法により製造された半導体装置の断面図である。
【図４】従来の半導体装置の製造方法を示す工程断面図である。
【図５】図４の製造方法により製造された半導体装置の断面図である。
【図６】従来技術の問題点を説明するための図であり、（ａ）は単純な平面形状を有するダイオードの平面図、（ｂ）は比較的複雑な平面形状を有するダイオードの平面図である。
【符号の説明】
１ 絶縁基板
２，２ａ，２ｂ 下部電極
３，３ａ，３ｂ 半導体部
４，４ａ，４ｂ 上部電極
６ 透明層間絶縁膜
７ 透明絶縁保護膜
１０ａ フォトダイオード
１０ｂ ブロッキングダイオード
２０ 下部電極層
３０ 半導体層
４０ 上部電極層
５０ レジスト膜
６０ オーバーハング
なお、各図中同一符号は同一または相当部分を示す。
Claims (4)
- 絶縁基板上に、少なくとも下部電極、半導体部および上部電極を順に含む半導体素子を備えてなる半導体装置の製造方法において、
上部電極層および半導体層を同一のレジストパターンを用いて順にパターニングして前記上部電極および前記半導体部を形成する際に、前記上部電極の縁部が前記レジストパターンの縁部より内側へ３μｍ以上入り込むように前記上部電極層をエッチングした後、エッチングガスを用いて前記半導体層をエッチングすることを特徴とする半導体装置の製造方法。 - 絶縁基板上に、少なくとも下部電極、半導体部および上部電極を順に含む半導体素子を備えてなる半導体装置の製造方法において、
上部電極層および半導体層を同一のレジストパターンを用いて順にパターニングして前記上部電極および前記半導体部を形成する際に、前記上部電極の縁部が前記レジストパターンの縁部より内側へ３μｍ以上入り込むように前記上部電極層をエッチングした後、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて前記半導体層をエッチングすることを特徴とする半導体装置の製造方法。 - 絶縁基板上に、少なくとも下部電極、アモルファスシリコン系半導体部、およびＩＴＯからなる上部電極を含むダイオード構造を備えてなる半導体装置の製造方法において、
ＩＴＯ層およびアモルファスシリコン系半導体層を同一のレジストパターンを用いて順にパターニングして前記上部電極および前記アモルファスシリコン系半導体部を形成する際に、前記上部電極の縁部が前記レジストパターンの縁部より内側へ３μｍ以上入り込むように前記ＩＴＯ層をエッチングした後、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて反応性イオンエッチングにより前記アモルファスシリコン系半導体層をエッチングすることを特徴とする半導体装置の製造方法。 - 絶縁基板上に、少なくとも下部電極、アモルファスシリコン系半導体部および上部電極を含むダイオード構造を備えてなる半導体装置の製造方法において、
上部電極層およびアモルファスシリコン系半導体層を同一のレジストパターンを用いて順にパターニングして前記上部電極および前記アモルファスシリコン系半導体部を形成する際に、前記上部電極の縁部が前記レジストパターンの縁部より内側へ４μｍ以上入り込むように前記上部電極層をエッチングした後、六フッ化イオウＳＦ6 を主成分とするエッチングガスを用いて反応性イオンエッチングにより前記アモルファスシリコン系半導体層をエッチングすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30983793A JP3539748B2 (ja) | 1993-11-15 | 1993-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP30983793A JP3539748B2 (ja) | 1993-11-15 | 1993-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142758A JPH07142758A (ja) | 1995-06-02 |
| JP3539748B2 true JP3539748B2 (ja) | 2004-07-07 |
Family
ID=17997872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30983793A Expired - Fee Related JP3539748B2 (ja) | 1993-11-15 | 1993-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3539748B2 (ja) |
-
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- 1993-11-15 JP JP30983793A patent/JP3539748B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07142758A (ja) | 1995-06-02 |
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