JPH06163592A - 非晶質シリコン薄膜トランジスタの製造法 - Google Patents
非晶質シリコン薄膜トランジスタの製造法Info
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- JPH06163592A JPH06163592A JP5185051A JP18505193A JPH06163592A JP H06163592 A JPH06163592 A JP H06163592A JP 5185051 A JP5185051 A JP 5185051A JP 18505193 A JP18505193 A JP 18505193A JP H06163592 A JPH06163592 A JP H06163592A
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Abstract
(57)【要約】
【目的】 ＶD−ＩD特性曲線に歪みのない好ましいトラ
ンジスタ特性を示す非晶質シリコン（ａ−Ｓｉ）ＴＦＴ
の製造法を提供すること。 【構成】 ゲート電極と電気的な絶縁層とが形成された
非晶質シリコン薄膜トランジスタ形成用の基板を、減圧
にし得る堆積室内に設置し、前記堆積室内を所定の真空
度として、前記絶縁層上に水素化非晶質シリコンからな
る半導体層を形成した後、該半導体層に電気的に接続す
るソース電極及びドレイン電極を形成して非晶質シリコ
ン薄膜トランジスタを製造する非晶質シリコン薄膜トラ
ンジスタの製造方法であって、シリコン原子を含有する
ガスを水素ガスにより希釈して前記堆積室に導入し、該
堆積室内にグロー放電を生起させて前記半導体層を形成
することを特徴とする非晶質薄膜トランジスタの製造
法。
ンジスタ特性を示す非晶質シリコン（ａ−Ｓｉ）ＴＦＴ
の製造法を提供すること。 【構成】 ゲート電極と電気的な絶縁層とが形成された
非晶質シリコン薄膜トランジスタ形成用の基板を、減圧
にし得る堆積室内に設置し、前記堆積室内を所定の真空
度として、前記絶縁層上に水素化非晶質シリコンからな
る半導体層を形成した後、該半導体層に電気的に接続す
るソース電極及びドレイン電極を形成して非晶質シリコ
ン薄膜トランジスタを製造する非晶質シリコン薄膜トラ
ンジスタの製造方法であって、シリコン原子を含有する
ガスを水素ガスにより希釈して前記堆積室に導入し、該
堆積室内にグロー放電を生起させて前記半導体層を形成
することを特徴とする非晶質薄膜トランジスタの製造
法。
Description
【０００１】
【産業上の利用分野】本発明は、非晶質シリコンを用い
たトランジスタ及びその製造法に関する。
たトランジスタ及びその製造法に関する。
【０００２】
【従来の技術】最近、水素化非晶質シリコン（ａ−Ｓ
ｉ：Ｈ）を用いた薄膜トランジスタ（ＴＦＴ）が液晶素
子駆動用のトランジスタとして有用である事がＰ．Ｇ．
ＬｅＣｏｍｂｅｒ等によって提示されたＥｌｅｃｔｒｏ
ｎｉｃ Ｌｅｔｔｅｒｓ６，１７９〜１８１（１９７
９）。
ｉ：Ｈ）を用いた薄膜トランジスタ（ＴＦＴ）が液晶素
子駆動用のトランジスタとして有用である事がＰ．Ｇ．
ＬｅＣｏｍｂｅｒ等によって提示されたＥｌｅｃｔｒｏ
ｎｉｃ Ｌｅｔｔｅｒｓ６，１７９〜１８１（１９７
９）。
【０００３】その構造は、基板上に、ゲート電極、該ゲ
ート電極を覆う様に設けられた窒化シリコンから成る絶
縁層及び該層上にａ−Ｓｉ：Ｈから成る半導体層、該半
導体層上に並置してアルミニウムから成るソース電極及
びドレイン電極とを設けたものである。
ート電極を覆う様に設けられた窒化シリコンから成る絶
縁層及び該層上にａ−Ｓｉ：Ｈから成る半導体層、該半
導体層上に並置してアルミニウムから成るソース電極及
びドレイン電極とを設けたものである。
【０００４】この様な構造のａ−Ｓｉ：Ｈ−ＴＦＴはゲ
ート電極に一定電圧（ＶG ）を印加し、ソース電極とド
レイン電極間の電圧（ＶD ）を変化させた際のソース電
極とドレイン電極間を流れる電極（ＩD ）は、ＶD が小
さい領域で殆んど変わらず、増加する傾向を示さない。
即ち、所謂ＶD −ＩD 特性がＶD の小さい領域に於いて
線型的にならずにＶD −ＩD 特性曲線が歪んだものと成
り好ましいトランジスタ特性を示さない。これ等は、ａ
−Ｓｉ：Ｈから成る半導体層と電極との間に充分なるオ
ーミック接触が形成されていない事に起因している。
ート電極に一定電圧（ＶG ）を印加し、ソース電極とド
レイン電極間の電圧（ＶD ）を変化させた際のソース電
極とドレイン電極間を流れる電極（ＩD ）は、ＶD が小
さい領域で殆んど変わらず、増加する傾向を示さない。
即ち、所謂ＶD −ＩD 特性がＶD の小さい領域に於いて
線型的にならずにＶD −ＩD 特性曲線が歪んだものと成
り好ましいトランジスタ特性を示さない。これ等は、ａ
−Ｓｉ：Ｈから成る半導体層と電極との間に充分なるオ
ーミック接触が形成されていない事に起因している。
【０００５】
【課題を解決するための手段及び作用】本発明は、斯か
る点に鑑み成されたものであって、ＶD −ＩD 特性曲線
に歪みのない好ましいトランジスタ特性を示す非晶質シ
リコン（ａ−Ｓｉ）ＴＦＴの製造法を提供することを目
的とする。
る点に鑑み成されたものであって、ＶD −ＩD 特性曲線
に歪みのない好ましいトランジスタ特性を示す非晶質シ
リコン（ａ−Ｓｉ）ＴＦＴの製造法を提供することを目
的とする。
【０００６】本発明の非晶質シリコン薄膜トランジスタ
の製造法は、ゲート電極と電気的な絶縁層とが形成され
た非晶質シリコン薄膜トランジスタ形成用の基板を、減
圧にし得る堆積室内に設置し、前記堆積室内を所定の真
空度として、前記絶縁層上に水素化非晶質シリコンから
なる半導体層を形成した後、該半導体層に電気的に接続
するソース電極及びドレイン電極を形成して非晶質シリ
コン薄膜トランジスタを製造する非晶質シリコン薄膜ト
ランジスタの製造方法であって、シリコン原子を含有す
るガスを水素ガスにより希釈して前記堆積室に導入し、
該堆積室内にグロー放電を生起させて前記半導体層を形
成することを特徴とする。
の製造法は、ゲート電極と電気的な絶縁層とが形成され
た非晶質シリコン薄膜トランジスタ形成用の基板を、減
圧にし得る堆積室内に設置し、前記堆積室内を所定の真
空度として、前記絶縁層上に水素化非晶質シリコンから
なる半導体層を形成した後、該半導体層に電気的に接続
するソース電極及びドレイン電極を形成して非晶質シリ
コン薄膜トランジスタを製造する非晶質シリコン薄膜ト
ランジスタの製造方法であって、シリコン原子を含有す
るガスを水素ガスにより希釈して前記堆積室に導入し、
該堆積室内にグロー放電を生起させて前記半導体層を形
成することを特徴とする。
【０００７】本発明の非晶質薄膜トランジスタの製造法
においては、シリコン原子を含有するガスを水素ガスに
より希釈して堆積室内に導入し、グロー放電を生起させ
て水素化非晶質シリコンからなる半導体層を形成するた
め、半導体層は水素により十分ダングリングボンドが補
償された欠陥の極めて少ないものとなり、得られるトラ
ンジスタは非常に優れた特性を示す。
においては、シリコン原子を含有するガスを水素ガスに
より希釈して堆積室内に導入し、グロー放電を生起させ
て水素化非晶質シリコンからなる半導体層を形成するた
め、半導体層は水素により十分ダングリングボンドが補
償された欠陥の極めて少ないものとなり、得られるトラ
ンジスタは非常に優れた特性を示す。
【０００８】本発明においては、更に、減圧にし得る堆
積室に設置され、ゲート電極と電気的な絶縁層とが形成
されてある非晶質シリコン薄膜トランジスタ形成用の基
板上で、且つ前記絶縁上に前記堆積室内を所定の真空度
に成して水素化又は／及び弗素化非晶質シリコンから成
る半導体層を形成した後、引続き、非晶質シリコンを母
体とするｎ+層を形成する事；該ｎ+層を２つの互いに離
隔された第１のｎ+層と第２のｎ+層とに分離する事；そ
の後、前記第１のｎ+層にソース電極を前記第２のｎ+層
上にドレイン電極を形成する事；を行なえばより好まし
い。
積室に設置され、ゲート電極と電気的な絶縁層とが形成
されてある非晶質シリコン薄膜トランジスタ形成用の基
板上で、且つ前記絶縁上に前記堆積室内を所定の真空度
に成して水素化又は／及び弗素化非晶質シリコンから成
る半導体層を形成した後、引続き、非晶質シリコンを母
体とするｎ+層を形成する事；該ｎ+層を２つの互いに離
隔された第１のｎ+層と第２のｎ+層とに分離する事；そ
の後、前記第１のｎ+層にソース電極を前記第２のｎ+層
上にドレイン電極を形成する事；を行なえばより好まし
い。
【０００９】本発明の方法を適用することにより、例え
ば、水素化又は／及び弗素化非晶質シリコンからなる半
導体層、該半導体層に接して設けた電気的な絶縁層、該
絶縁層に接し、且つ前記半導体層とは反対側に配置させ
たゲート電極、前記半導体層をはさんで前記ゲート電極
とは反対側に、互いに離隔されて並列的に配置された非
晶質シリコンを母体とした第１のｎ+層及び第２のｎ
+層、該第１のｎ+層に接して設けたソース電極、前記第
２のｎ+層に接して設けたドレイン電極、とを有する非
晶質シリコン薄膜トランジスタであって、前記ゲート電
極が前記第１のｎ+層と第２のｎ+層とにまたがって重な
りを形成するゲート電極幅をもち、前記半導体層がドー
ピング材料によりドーピングされていないノンドープ半
導体層からなり、且つ前記ゲート電極幅にわたって設け
られている非晶質薄膜トランジスタを製造できる。
ば、水素化又は／及び弗素化非晶質シリコンからなる半
導体層、該半導体層に接して設けた電気的な絶縁層、該
絶縁層に接し、且つ前記半導体層とは反対側に配置させ
たゲート電極、前記半導体層をはさんで前記ゲート電極
とは反対側に、互いに離隔されて並列的に配置された非
晶質シリコンを母体とした第１のｎ+層及び第２のｎ
+層、該第１のｎ+層に接して設けたソース電極、前記第
２のｎ+層に接して設けたドレイン電極、とを有する非
晶質シリコン薄膜トランジスタであって、前記ゲート電
極が前記第１のｎ+層と第２のｎ+層とにまたがって重な
りを形成するゲート電極幅をもち、前記半導体層がドー
ピング材料によりドーピングされていないノンドープ半
導体層からなり、且つ前記ゲート電極幅にわたって設け
られている非晶質薄膜トランジスタを製造できる。
【００１０】以下、本発明を図面に従って具体的に説明
する。
する。
【００１１】図１は、本発明の方法によって得られる非
晶質シリコン薄膜トランジスタの１例を示す模式的な斜
視部分図である。
晶質シリコン薄膜トランジスタの１例を示す模式的な斜
視部分図である。
【００１２】図１には、水素化又は／及び弗素化非晶質
シリコンからなる半導体層、該半導体層に接して設けた
電気的な絶縁層、該絶縁層に接し、且つ前記半導体層と
は反対側に配置させたゲート電極、前記半導体層をはさ
んで前記ゲート電極とは反対側に、互いに離隔されて並
列的に配置された非晶質シリコンを母体とした第１のｎ
+層及び第２のｎ+層、該第１のｎ+層に接して設けたソ
ース電極、前記第２のｎ+層に接して設けたドレイン電
極、とを有する非晶質シリコン薄膜トランジスタであっ
て、前記ゲート電極が前記第１のｎ+層と第２のｎ+層と
にまたがって重なりを形成するゲート電極幅をもち、前
記半導体層がドーピング材料によりドーピングされてい
ないノンドープ半導体層からなり、且つ前記ゲート電極
幅にわたって設けられている非晶質薄膜トランジスタが
示されている。
シリコンからなる半導体層、該半導体層に接して設けた
電気的な絶縁層、該絶縁層に接し、且つ前記半導体層と
は反対側に配置させたゲート電極、前記半導体層をはさ
んで前記ゲート電極とは反対側に、互いに離隔されて並
列的に配置された非晶質シリコンを母体とした第１のｎ
+層及び第２のｎ+層、該第１のｎ+層に接して設けたソ
ース電極、前記第２のｎ+層に接して設けたドレイン電
極、とを有する非晶質シリコン薄膜トランジスタであっ
て、前記ゲート電極が前記第１のｎ+層と第２のｎ+層と
にまたがって重なりを形成するゲート電極幅をもち、前
記半導体層がドーピング材料によりドーピングされてい
ないノンドープ半導体層からなり、且つ前記ゲート電極
幅にわたって設けられている非晶質薄膜トランジスタが
示されている。
【００１３】図１に示されるａ−Ｓｉ−ＴＦＴ１００
は、ガラス、セラミックス等から成る基板１０６上に、
ゲート電極１０１、該ゲート電極１０１を覆う様に電気
的な絶縁層１０４及び水素化又は／及び弗素化非晶質シ
リコンから成る半導体層１０５を順次積層して形成さ
れ、半導体層１０５の面１０８上には並置的関係で離隔
されて、第１のｎ+層１０７−１、第２のｎ+層１０７−
２が設けられ、更に、第１のｎ+層１０７−１上にはソ
ース電極１０２、第２のｎ+層１０７−２上にはドレイ
ン電極１０３が各々設けられた構造を有した構成とされ
てある。
は、ガラス、セラミックス等から成る基板１０６上に、
ゲート電極１０１、該ゲート電極１０１を覆う様に電気
的な絶縁層１０４及び水素化又は／及び弗素化非晶質シ
リコンから成る半導体層１０５を順次積層して形成さ
れ、半導体層１０５の面１０８上には並置的関係で離隔
されて、第１のｎ+層１０７−１、第２のｎ+層１０７−
２が設けられ、更に、第１のｎ+層１０７−１上にはソ
ース電極１０２、第２のｎ+層１０７−２上にはドレイ
ン電極１０３が各々設けられた構造を有した構成とされ
てある。
【００１４】半導体層１０５上の表面（クリーンサーフ
ェス）１０８に接触して設けられる第１のｎ+層１０７
−１及び第２のｎ+層１０７−２は、半導体層１０５を
形成した後、該層表面１０８を大気又は酸素に晒すこと
なく形成されている。シリコン原子を含有するガスを水
素ガスにより希釈して堆積室内に導入して、グロー放電
を生起させて半導体層１０５を形成することに加え、こ
のようにすることにより非常に優れた特性を有するトラ
ンジスタが得られる。
ェス）１０８に接触して設けられる第１のｎ+層１０７
−１及び第２のｎ+層１０７−２は、半導体層１０５を
形成した後、該層表面１０８を大気又は酸素に晒すこと
なく形成されている。シリコン原子を含有するガスを水
素ガスにより希釈して堆積室内に導入して、グロー放電
を生起させて半導体層１０５を形成することに加え、こ
のようにすることにより非常に優れた特性を有するトラ
ンジスタが得られる。
【００１５】この様に、半導体１０５の表面１０８が層
形成直後のクリーンな状態の中に、ｎ+層を形成する事
によって半導体層１０５とｎ+層１０７との界面に於い
て、良好なオーミック接触が形成され、ＶD −ＩD 特性
曲線に歪みのない優れたトランジスタ特性を示すａ−Ｓ
ｉ−ＴＦＴが得られる。
形成直後のクリーンな状態の中に、ｎ+層を形成する事
によって半導体層１０５とｎ+層１０７との界面に於い
て、良好なオーミック接触が形成され、ＶD −ＩD 特性
曲線に歪みのない優れたトランジスタ特性を示すａ−Ｓ
ｉ−ＴＦＴが得られる。
【００１６】本発明に於いて、ゲート電極１０１、ソー
ス電極１０２及びドレイン電極１０３の各電極を構成す
る材料としては、Ａｌ，Ａｕ又はこれ等の合金Ｍｏ，Ｐ
ｔ，Ｐｄ等が有効なものとして使用され得、各電極の層
厚としては通常１．０１〜０．０２μとされ、真空蒸着
法等の通常の電極形成法に従って形成される。
ス電極１０２及びドレイン電極１０３の各電極を構成す
る材料としては、Ａｌ，Ａｕ又はこれ等の合金Ｍｏ，Ｐ
ｔ，Ｐｄ等が有効なものとして使用され得、各電極の層
厚としては通常１．０１〜０．０２μとされ、真空蒸着
法等の通常の電極形成法に従って形成される。
【００１７】電気的な絶縁層１０４は、スパッタ法によ
るＳｉＯ2 膜、グロー放電堆積法による窒化シリコン膜
等で構成され、この外、Ａｌ2Ｏ3等も有効な材料として
使用される。
るＳｉＯ2 膜、グロー放電堆積法による窒化シリコン膜
等で構成され、この外、Ａｌ2Ｏ3等も有効な材料として
使用される。
【００１８】半導体層１０５及びｎ+層１０７は、Ｈ又
は／及びＦでダングリングボンド（不飽和電子対）が補
償された非晶質シリコンを母体として形成される。
は／及びＦでダングリングボンド（不飽和電子対）が補
償された非晶質シリコンを母体として形成される。
【００１９】上記の補償された非晶質シリコンの形成に
は、水素又は／及び弗素とシリコンとの化合物を使用し
所謂グロー放電分解法に従って行われる。
は、水素又は／及び弗素とシリコンとの化合物を使用し
所謂グロー放電分解法に従って行われる。
【００２０】本発明に於いて、使用される水素又は／及
び弗素とシリコンとの化合物としては、シラン類、弗化
シラン類、弗化シリコン類等で比較的容易にガス状態に
成り得るものが好ましい材料として挙げられ、その中で
例えば、ＳｉＨ4 ，Ｓｉ2 Ｈ6 ，ＳｉＦ4 等が殊に有効
なものとして挙げる事が出来る。
び弗素とシリコンとの化合物としては、シラン類、弗化
シラン類、弗化シリコン類等で比較的容易にガス状態に
成り得るものが好ましい材料として挙げられ、その中で
例えば、ＳｉＨ4 ，Ｓｉ2 Ｈ6 ，ＳｉＦ4 等が殊に有効
なものとして挙げる事が出来る。
【００２１】これ等の化合物は、半導体層及びｎ+層を
形成する際にＨ2 ガスを稀釈ガスとして所定の稀釈度合
いでガス状態で減圧にし得る堆積室内に所定の圧力の下
に導入される。
形成する際にＨ2 ガスを稀釈ガスとして所定の稀釈度合
いでガス状態で減圧にし得る堆積室内に所定の圧力の下
に導入される。
【００２２】ｎ+層を形成する際には、上記の化合物の
他にドーパント導入用の化合物として、燐と水素との化
合物又は／及び砒素と水素との化合物を堆積室内に共存
させてグロー放電を起してｎ+層を形成する。この時形
成される層には、ドーパント導入用化合物の堆積室内へ
の導入量及び共存割合に従ってドーパントとしての燐又
は／及び砒素が導入され、ｎ+層特性の強弱が制御され
る。
他にドーパント導入用の化合物として、燐と水素との化
合物又は／及び砒素と水素との化合物を堆積室内に共存
させてグロー放電を起してｎ+層を形成する。この時形
成される層には、ドーパント導入用化合物の堆積室内へ
の導入量及び共存割合に従ってドーパントとしての燐又
は／及び砒素が導入され、ｎ+層特性の強弱が制御され
る。
【００２３】本発明において、有効に使用される燐と水
素との化合物としては、具体的には例えばＰＨ3 が、砒
素と水素との化合物としてはＡｓＨ3 を挙げる事が出来
る。この他、容易にガス化し得る化合物であれば、分子
量の大きいものも採用し得るものである。
素との化合物としては、具体的には例えばＰＨ3 が、砒
素と水素との化合物としてはＡｓＨ3 を挙げる事が出来
る。この他、容易にガス化し得る化合物であれば、分子
量の大きいものも採用し得るものである。
【００２４】本発明に於いて、その目的を効果的に達成
する為には、ｎ+層１０７を形成する際に、既に形成さ
れてある半導体層１０５の表面を例えば堆積室内の真空
を破る等して大気に晒す様なことはせず、形成直後の新
鮮な状態の表面にｎ+層を形成するのが望ましい。
する為には、ｎ+層１０７を形成する際に、既に形成さ
れてある半導体層１０５の表面を例えば堆積室内の真空
を破る等して大気に晒す様なことはせず、形成直後の新
鮮な状態の表面にｎ+層を形成するのが望ましい。
【００２５】更には、ｎ+層１０７の形成に際し、母体
ガスとしてのシリコンと水素又は／及び弗素との化合物
とドーパント導入用のガスとしてのドーパントガスであ
るシリコンと燐の化合物又は／及びシリコンと砒素との
化合物の堆積室内への導入の割合を正確に制御する必要
がある。本発明におけるその割合は、シリコンと水素の
化合物を母体ガスとして使用する場合には、母体ガスに
対してドーパントガスを通常は５０〜５×１０4 ｐｐ
ｍ、好適には１０2 〜１０4 ｐｐｍとされるのが望まし
いものである。シリコンと弗素との化合物を母体ガスと
して使用する場合には、母体ガスに対してドーパントガ
スは通常３０〜３×１０4 ｐｐｍ、好ましくは５０〜１
０4 ｐｐｍの割合で混合されるのが望ましいものであ
る。
ガスとしてのシリコンと水素又は／及び弗素との化合物
とドーパント導入用のガスとしてのドーパントガスであ
るシリコンと燐の化合物又は／及びシリコンと砒素との
化合物の堆積室内への導入の割合を正確に制御する必要
がある。本発明におけるその割合は、シリコンと水素の
化合物を母体ガスとして使用する場合には、母体ガスに
対してドーパントガスを通常は５０〜５×１０4 ｐｐ
ｍ、好適には１０2 〜１０4 ｐｐｍとされるのが望まし
いものである。シリコンと弗素との化合物を母体ガスと
して使用する場合には、母体ガスに対してドーパントガ
スは通常３０〜３×１０4 ｐｐｍ、好ましくは５０〜１
０4 ｐｐｍの割合で混合されるのが望ましいものであ
る。
【００２６】この様な混合割合に従って、所定量のガス
をグロー放電を生起させる堆積室内に導入して共存させ
ることで形成された雰囲気中でグロー放電を生起させ、
該グロー放電を利用して前記の半導体層１０５の新鮮な
表面上に直に第１のｎ+層１０７−１と第２のｎ+層１０
７−２とを離隔させて並置的関係に設けることにより、
良好なトランジスタ特性を示す非晶質シリコンＴＦＴを
得ることが出来る。
をグロー放電を生起させる堆積室内に導入して共存させ
ることで形成された雰囲気中でグロー放電を生起させ、
該グロー放電を利用して前記の半導体層１０５の新鮮な
表面上に直に第１のｎ+層１０７−１と第２のｎ+層１０
７−２とを離隔させて並置的関係に設けることにより、
良好なトランジスタ特性を示す非晶質シリコンＴＦＴを
得ることが出来る。
【００２７】半導体層１０５を形成する際の母体ガスと
しての水素又は／及び弗素とシリコンの化合物はそれ等
だけで堆積室内に存在させてもよいが、好ましくはＨｅ
ガス又は／及びＨ2 ガスによって稀釈されて堆積室内に
存在させられる。この際の稀釈ガスとしての割合は、水
素とシリコンの化合物からなる母体ガスに対して、通常
は９９．９：１〜１：９、好適には９９：１〜７：３と
されるのが望ましいものである。また弗素とシリコンの
化合物からなる母体ガスに対して、通常は２：１〜５
０：１、好適には５：１〜２０：１とされるのが望まし
いものである。
しての水素又は／及び弗素とシリコンの化合物はそれ等
だけで堆積室内に存在させてもよいが、好ましくはＨｅ
ガス又は／及びＨ2 ガスによって稀釈されて堆積室内に
存在させられる。この際の稀釈ガスとしての割合は、水
素とシリコンの化合物からなる母体ガスに対して、通常
は９９．９：１〜１：９、好適には９９：１〜７：３と
されるのが望ましいものである。また弗素とシリコンの
化合物からなる母体ガスに対して、通常は２：１〜５
０：１、好適には５：１〜２０：１とされるのが望まし
いものである。
【００２８】本発明においては、稀釈ガスとしては、殊
にＨ2 ガスが好ましいものとして挙げる事が出来る。殊
に、弗素とシリコンとの化合物を使用する場合には、Ｈ
2 ガスを稀釈ガスとして使用する方が良い結果を得るこ
とが出来る。
にＨ2 ガスが好ましいものとして挙げる事が出来る。殊
に、弗素とシリコンとの化合物を使用する場合には、Ｈ
2 ガスを稀釈ガスとして使用する方が良い結果を得るこ
とが出来る。
【００２９】上記の層作成条件の他、形成される半導体
層１０５の特性に及ぼす重要な因子としては、特に基板
温度、層形成時の圧力、及びグロー放電電力を挙げる事
が出来る。
層１０５の特性に及ぼす重要な因子としては、特に基板
温度、層形成時の圧力、及びグロー放電電力を挙げる事
が出来る。
【００３０】これ等の因子は、本発明に於いては、その
目的をより効果的に達成する為に、次の数値範囲内に制
御されて、層形成が成される。
目的をより効果的に達成する為に、次の数値範囲内に制
御されて、層形成が成される。
【００３１】水素化非晶質シリコン（ａ−Ｓｉ：Ｈ）の
場合には基板温度として通常は１００℃〜３００℃、全
圧力としては通常０．１０〜１．０Ｔｏｒｒ、放電電力
としては通常０．００５〜０．１Ｗ／ｃｍ2 とされるの
が望ましい。
場合には基板温度として通常は１００℃〜３００℃、全
圧力としては通常０．１０〜１．０Ｔｏｒｒ、放電電力
としては通常０．００５〜０．１Ｗ／ｃｍ2 とされるの
が望ましい。
【００３２】弗素化非晶質シリコン（ａ−Ｓｉ：Ｆ）、
及び水素弗素化非晶質シリコン（ａ−Ｓｉ：Ｆ，Ｈ）で
は基板温度は通常２００℃〜５００℃、全圧力は通常
０．１０〜１．０Ｔｏｒｒ、放電電力は通常０．１〜１
Ｗ／ｃｍ2 とされるのが望ましい。
及び水素弗素化非晶質シリコン（ａ−Ｓｉ：Ｆ，Ｈ）で
は基板温度は通常２００℃〜５００℃、全圧力は通常
０．１０〜１．０Ｔｏｒｒ、放電電力は通常０．１〜１
Ｗ／ｃｍ2 とされるのが望ましい。
【００３３】本発明においては、形成されるｎ+層１０
７の比抵抗値はより効果的に本発明の目的を達成する為
に１０3 Ωｃｍ以下にされるのが望ましいものである。
７の比抵抗値はより効果的に本発明の目的を達成する為
に１０3 Ωｃｍ以下にされるのが望ましいものである。
【００３４】この様にｎ+層１０７の比抵抗値を１０3
Ωｃｍ以下とするには、前記の層形成条件の他に基板温
度、全ガス圧力、グロー放電電力の条件を精確に設定し
て行う必要がある。その様な条件は、シリコンと水素の
化合物を母体ガスに使用する場合には基板温度として
は、通常１００℃〜３００℃、全圧力としては通常０．
１０〜１．０Ｔｏｒｒ、放電電力としては通常０．０１
〜０．１Ｗ／ｃｍ2 の範囲を好ましいものとして挙げる
ことが出来る。
Ωｃｍ以下とするには、前記の層形成条件の他に基板温
度、全ガス圧力、グロー放電電力の条件を精確に設定し
て行う必要がある。その様な条件は、シリコンと水素の
化合物を母体ガスに使用する場合には基板温度として
は、通常１００℃〜３００℃、全圧力としては通常０．
１０〜１．０Ｔｏｒｒ、放電電力としては通常０．０１
〜０．１Ｗ／ｃｍ2 の範囲を好ましいものとして挙げる
ことが出来る。
【００３５】母体ガスとして、シリコンと弗素との化合
物を使用する場合には、基板温度としては、通常２００
℃〜５００℃、全ガス圧力としては通常０．１０〜１．
０Ｔｏｒｒ、放電電力としては通常０．１〜１Ｗ／ｃｍ
2 の範囲内で制御する必要がある。
物を使用する場合には、基板温度としては、通常２００
℃〜５００℃、全ガス圧力としては通常０．１０〜１．
０Ｔｏｒｒ、放電電力としては通常０．１〜１Ｗ／ｃｍ
2 の範囲内で制御する必要がある。
【００３６】ｎ+層を形成する際に、母体ガスとしての
シリコンと水素との化合物又は／及びシリコンと弗素と
の化合物と、ドーパントガスとしてのシリコンと燐との
化合物又は／及びシリコンと砒素との化合物の他に望ま
しくは稀釈ガスとしてＨｅ，Ｈ2 等のガスを用いて所定
の割合に稀釈するのが好ましいものであり、殊にＨ2ガ
スの使用は良好な結果を得ることが出来、好ましいもの
である。
シリコンと水素との化合物又は／及びシリコンと弗素と
の化合物と、ドーパントガスとしてのシリコンと燐との
化合物又は／及びシリコンと砒素との化合物の他に望ま
しくは稀釈ガスとしてＨｅ，Ｈ2 等のガスを用いて所定
の割合に稀釈するのが好ましいものであり、殊にＨ2ガ
スの使用は良好な結果を得ることが出来、好ましいもの
である。
【００３７】この際、稀釈ガスの混合割合は、水素とシ
リコンの化合物からなる母体ガスに対しては稀釈ガス以
外の残余ガスの割合との比で、通常は９９．９：１〜
１：９、好ましくは９９：１〜７：３とされるのが望ま
しいものである。
リコンの化合物からなる母体ガスに対しては稀釈ガス以
外の残余ガスの割合との比で、通常は９９．９：１〜
１：９、好ましくは９９：１〜７：３とされるのが望ま
しいものである。
【００３８】また弗素とシリコンの化合物からなる母体
ガスに対しては、稀釈ガス以外の残余ガスの割合との比
で２：１〜５０：１、好ましくは５：１〜２０：１とさ
れるのが望ましいものである。
ガスに対しては、稀釈ガス以外の残余ガスの割合との比
で２：１〜５０：１、好ましくは５：１〜２０：１とさ
れるのが望ましいものである。
【００３９】半導体層１０５及びｎ+層の層厚としては
所望されるトランジスタ特性が得られる様に所望に従っ
た設計に基づいて適宜決定されるものであるが、半導体
層１０５は通常５００Å〜５μ、好ましくは１０００Å
〜１μとされｎ+層１０７は通常２００Å〜０．２μ、
好ましくは５００Å〜１０００Åとされるのが望ましい
ものである。
所望されるトランジスタ特性が得られる様に所望に従っ
た設計に基づいて適宜決定されるものであるが、半導体
層１０５は通常５００Å〜５μ、好ましくは１０００Å
〜１μとされｎ+層１０７は通常２００Å〜０．２μ、
好ましくは５００Å〜１０００Åとされるのが望ましい
ものである。
【００４０】以上の説明及び以下の実施例においては、
所謂スターガー型の構造ＴＦＴに就いて記したが、本発
明は、これに限定されることなく、コプレーナー型の構
造のＴＦＴも含むものである。
所謂スターガー型の構造ＴＦＴに就いて記したが、本発
明は、これに限定されることなく、コプレーナー型の構
造のＴＦＴも含むものである。
【００４１】而乍ら、スターガー型、コプレーナー型の
いずれかにしても、半導体層とｎ+層とを連続的に形成
する点及びソース電極、ドレイン電極間のチャンネルの
抵抗はゲート電圧によって変調されねばならないのでチ
ャンネル部分のｎ+層は除去する必要があるためエッチ
ング法等によるチャンネル部のｎ+層の除去の点からみ
てソース電極、ドレイン電極がｎ+層の上部にある層構
成が望ましい。
いずれかにしても、半導体層とｎ+層とを連続的に形成
する点及びソース電極、ドレイン電極間のチャンネルの
抵抗はゲート電圧によって変調されねばならないのでチ
ャンネル部分のｎ+層は除去する必要があるためエッチ
ング法等によるチャンネル部のｎ+層の除去の点からみ
てソース電極、ドレイン電極がｎ+層の上部にある層構
成が望ましい。
【００４２】本発明におけるコプレーナー型の構造ＴＦ
Ｔを作成する場合、各電極、ｎ+層、半導体層、及び絶
縁層の作成条件は前記したスターガー型の構造のＴＦＴ
の場合と本質的には同じであって、ただ、それ等の作成
順が異なるだけである。
Ｔを作成する場合、各電極、ｎ+層、半導体層、及び絶
縁層の作成条件は前記したスターガー型の構造のＴＦＴ
の場合と本質的には同じであって、ただ、それ等の作成
順が異なるだけである。
【００４３】コプレーナー型ＴＦＴを作成する場合に
は、先ず、所定通りの洗滌処理を施した基板を用意し、
該基板を堆積室内の所定位置に設置して、グロー放電法
によって半導体層を形成する。半導体層の形成後、引続
き堆積室内の真空を破ることなく、グロー放電を維持し
乍ら層形成の原料ガスを変えてｎ+層を前記半導体層上
に形成する。ｎ+層の形成後、該ｎ+層を所定のパターニ
ング及びエッチング処理に従って一部分を除去して２つ
の離隔された部分に分離し、第１のｎ+層及び第２のｎ+
層を半導体層の表面上に並列的に形成する。
は、先ず、所定通りの洗滌処理を施した基板を用意し、
該基板を堆積室内の所定位置に設置して、グロー放電法
によって半導体層を形成する。半導体層の形成後、引続
き堆積室内の真空を破ることなく、グロー放電を維持し
乍ら層形成の原料ガスを変えてｎ+層を前記半導体層上
に形成する。ｎ+層の形成後、該ｎ+層を所定のパターニ
ング及びエッチング処理に従って一部分を除去して２つ
の離隔された部分に分離し、第１のｎ+層及び第２のｎ+
層を半導体層の表面上に並列的に形成する。
【００４４】その後、グロー放電法、スパッターリング
法或いは真空蒸着法によって前記ｎ+層の除去された部
分に絶縁層を設ける。
法或いは真空蒸着法によって前記ｎ+層の除去された部
分に絶縁層を設ける。
【００４５】次いで、第１のｎ+層上にはソース電極
を、第２のｎ+層上にはドレイン電極を、絶縁層上には
ゲート電極を作成する。
を、第２のｎ+層上にはドレイン電極を、絶縁層上には
ゲート電極を作成する。
【００４６】上記において、絶縁層と各電極の形成順は
逆にしても良いもので、都合に応じて種々の順序で、そ
れ等は形成されても良いものである。
逆にしても良いもので、都合に応じて種々の順序で、そ
れ等は形成されても良いものである。
【００４７】
実施例１ 図１に示す層構成で、以下のＡ〜Ｄの４種類の試料を作
成して、各々のトランジスタ特性を測定した。
成して、各々のトランジスタ特性を測定した。
【００４８】（試料Ａ）図１の構造に於いて、ｎ+層１
０７のないもの （試料Ｂ）図１の構造において、半導体層１０５を形成
した後、該層１０５の表面を大気に晒し、その後に、そ
の表面上に直にｎ+層１０７を設けたもの （試料Ｃ）図１の構造において、半導体層１０５を形成
した後、該層１０５の表面を大気に晒さないが、グロー
放電を一旦止め、その後に、前記表面上に直にｎ+層１
０７を形成したもの （試料Ｄ）図１の構造において、グロー放電を止めるこ
となく（略々一定の放電電圧を維持した状態で）半導体
層１０５とｎ+層１０７とを連続的に形成したもの （その他の共通の条件及び作成手順）基板１０６は厚さ
１．２ｍｍ、大きさ７０×７０ｍｍのコーニング社製 #
７０５９ガラスを用いた。該ガラス基板は中性洗剤を用
い超音波洗滌を３０分行い、次いで蒸留水、イオン交換
水の順に充分洗滌したのち真空赤外乾燥機にて充分乾燥
した。続いて弗酸、硝酸、酢酸が１：１：８０の割合で
混合された液により１５ｓｅｃ間エッチングを施したの
ち酢酸、水により充分洗滌し、引続きイソプロパノール
で超音波洗滌を３０分行い真空赤外乾燥機で乾燥させて
表面を清浄化処理した。このように表面化処理したガラ
ス基板１０６上にアルミニウムを圧力１．５×１０-4Ｐ
ａの下で真空蒸着しガラス基板１０６上に一様に１５０
０Å付着させた後、幅２００μ、長さ２０ｍｍのゲート
電極を形成させるため電極のパターニング、エッチング
をＡＺ１３５０Ｊ（Ｓｈｉｐ−ｌｅｙ社製）のフォトレ
ジストを用い通常の方法で行った。
０７のないもの （試料Ｂ）図１の構造において、半導体層１０５を形成
した後、該層１０５の表面を大気に晒し、その後に、そ
の表面上に直にｎ+層１０７を設けたもの （試料Ｃ）図１の構造において、半導体層１０５を形成
した後、該層１０５の表面を大気に晒さないが、グロー
放電を一旦止め、その後に、前記表面上に直にｎ+層１
０７を形成したもの （試料Ｄ）図１の構造において、グロー放電を止めるこ
となく（略々一定の放電電圧を維持した状態で）半導体
層１０５とｎ+層１０７とを連続的に形成したもの （その他の共通の条件及び作成手順）基板１０６は厚さ
１．２ｍｍ、大きさ７０×７０ｍｍのコーニング社製 #
７０５９ガラスを用いた。該ガラス基板は中性洗剤を用
い超音波洗滌を３０分行い、次いで蒸留水、イオン交換
水の順に充分洗滌したのち真空赤外乾燥機にて充分乾燥
した。続いて弗酸、硝酸、酢酸が１：１：８０の割合で
混合された液により１５ｓｅｃ間エッチングを施したの
ち酢酸、水により充分洗滌し、引続きイソプロパノール
で超音波洗滌を３０分行い真空赤外乾燥機で乾燥させて
表面を清浄化処理した。このように表面化処理したガラ
ス基板１０６上にアルミニウムを圧力１．５×１０-4Ｐ
ａの下で真空蒸着しガラス基板１０６上に一様に１５０
０Å付着させた後、幅２００μ、長さ２０ｍｍのゲート
電極を形成させるため電極のパターニング、エッチング
をＡＺ１３５０Ｊ（Ｓｈｉｐ−ｌｅｙ社製）のフォトレ
ジストを用い通常の方法で行った。
【００４９】パターニングされたアルミニウムゲート電
極上に図２に示される装置を用い以下の様にして絶縁層
１０４としての窒化シリコン層を形成した。
極上に図２に示される装置を用い以下の様にして絶縁層
１０４としての窒化シリコン層を形成した。
【００５０】前記の様にゲート電極１０１の形成された
ガラス基板１０６を厚さ０．５ｃｍ、大きさ２０ｃｍφ
のＳＵＳ ３０４製の基板ホルダに装填して、堆積室２
０１内に配設されてある、加熱機構及び上下動機構を有
する大きさ２０ｃｍφのＳＵＳ３０４製のアノード電極
２０２の所定位置に堅固に固定した。
ガラス基板１０６を厚さ０．５ｃｍ、大きさ２０ｃｍφ
のＳＵＳ ３０４製の基板ホルダに装填して、堆積室２
０１内に配設されてある、加熱機構及び上下動機構を有
する大きさ２０ｃｍφのＳＵＳ３０４製のアノード電極
２０２の所定位置に堅固に固定した。
【００５１】又、厚さ３ｍｍ、大きさ１７ｃｍφのＳＵ
Ｓ ３０４製のカソード電極２０３上には、厚さ３ｍ
ｍ、大きさ１７ｃｍφの、前記ガラス基板と同様に清浄
化処理を施した石英板２０５を設置した。
Ｓ ３０４製のカソード電極２０３上には、厚さ３ｍ
ｍ、大きさ１７ｃｍφの、前記ガラス基板と同様に清浄
化処理を施した石英板２０５を設置した。
【００５２】次に、ヒーター２０４をＯＮ状態にして、
ガラス基板を均一にして２５０〜２６０℃に保温し乍
ら、堆積室２０１内をＢ−Ａゲージ（ＡＮＥＬＶＡ製）
の指示が圧力１．０×１０-4Ｐａになるまで排気した。
ガラス基板を均一にして２５０〜２６０℃に保温し乍
ら、堆積室２０１内をＢ−Ａゲージ（ＡＮＥＬＶＡ製）
の指示が圧力１．０×１０-4Ｐａになるまで排気した。
【００５３】この時、ストップバルブ２０９−１〜２０
９−８は全て閉じた状態を維持した。又、ガス流量制御
装置（ＭＦＣ）２１０−１〜１１０−８としてはサーマ
ルマスクローコントローラ（Ｔｙｌａｎ Ｃｏｒｐｏｒ
ａｔｉｏｎ製 ＦＣ−２６０）を使用した。
９−８は全て閉じた状態を維持した。又、ガス流量制御
装置（ＭＦＣ）２１０−１〜１１０−８としてはサーマ
ルマスクローコントローラ（Ｔｙｌａｎ Ｃｏｒｐｏｒ
ａｔｉｏｎ製 ＦＣ−２６０）を使用した。
【００５４】次に、Ｎ2 ガスライン２１１−１のＭＦＣ
２１０−１の指示を１００ＳＣＣＭに設定し、次いで水
素ベースシランガス（ＳｉＨ4 濃度１０ｖｏｌ％）ライ
ン２１１−２のＭＦＣ２１０−２の指示を５ＳＣＣＭに
設定した。その後、ストップバルブ２０９−１，２０９
−２を開き、図３に模式的に示した如き、管内径２．５
ｍｍで、０．１ｍｍφのガス流出口を１１個設けた環径
２１ｃｍφり環状ガス導入管２０６より前記のガスを流
出させ、堆積室２０１内の圧力が隔膜型真空計（ＭＫＳ
バラトロン製 ２１１ＡＨＳ）で１５Ｐａになるように
排気系を調整した。続いて、アノード電極２０２とカソ
ード電極２０３間を５０ｍｍに保ち、環状のガス導入管
２０６をアース電位に接地すると共にガス導入管２０６
のガス流出口とカソード電極２０３間を４０ｍｍに保
ち、アノード電極２０２とカソード電極２０３間に高周
波電界を印加し堆積室２０１内にプラズマを発生させ
た。
２１０−１の指示を１００ＳＣＣＭに設定し、次いで水
素ベースシランガス（ＳｉＨ4 濃度１０ｖｏｌ％）ライ
ン２１１−２のＭＦＣ２１０−２の指示を５ＳＣＣＭに
設定した。その後、ストップバルブ２０９−１，２０９
−２を開き、図３に模式的に示した如き、管内径２．５
ｍｍで、０．１ｍｍφのガス流出口を１１個設けた環径
２１ｃｍφり環状ガス導入管２０６より前記のガスを流
出させ、堆積室２０１内の圧力が隔膜型真空計（ＭＫＳ
バラトロン製 ２１１ＡＨＳ）で１５Ｐａになるように
排気系を調整した。続いて、アノード電極２０２とカソ
ード電極２０３間を５０ｍｍに保ち、環状のガス導入管
２０６をアース電位に接地すると共にガス導入管２０６
のガス流出口とカソード電極２０３間を４０ｍｍに保
ち、アノード電極２０２とカソード電極２０３間に高周
波電界を印加し堆積室２０１内にプラズマを発生させ
た。
【００５５】この場合、投入される高周波電圧を０．４
ＫＶ、高周波電力を５Ｗにした。この様な条件でプラズ
マを１時間維持させてゲート電極１０１を覆う様にして
基板１０６上に窒化シリコンを堆積させて０．１２μ厚
の絶縁層１０４を形成した。
ＫＶ、高周波電力を５Ｗにした。この様な条件でプラズ
マを１時間維持させてゲート電極１０１を覆う様にして
基板１０６上に窒化シリコンを堆積させて０．１２μ厚
の絶縁層１０４を形成した。
【００５６】次に前記絶縁層１０６上に該層１０６作成
装置と同一装置を用い次の様にして水素化非晶質シリコ
ン（ａ−Ｓｉ：Ｈ）を堆積させた半導体層１０５を形成
した。絶縁層１０６形成後ストップバルブ２０９−１を
閉じ、ドーピングガスを堆積室２０１内に導入させずに
水素ベースシランガスライン２１１−２のストップバル
ブ２０９−２は開いた状態としてＭＦＣ２１０−１の指
示を６０ＳＣＣＭに設定し、アノード電極２０２とカソ
ード電極２０３間に高周波電界を印加して堆積室２０１
内にプラズマを発生させて、ドーパント材料によりドー
ピングされていないａ−Ｓｉ−Ｈを堆積させた。このと
きの投入される高周波電圧は０．４ＫＶ、高周波電力は
５Ｗであった。プラズマは２時間維持させて０．４μ厚
の半導体層１０５を形成した。
装置と同一装置を用い次の様にして水素化非晶質シリコ
ン（ａ−Ｓｉ：Ｈ）を堆積させた半導体層１０５を形成
した。絶縁層１０６形成後ストップバルブ２０９−１を
閉じ、ドーピングガスを堆積室２０１内に導入させずに
水素ベースシランガスライン２１１−２のストップバル
ブ２０９−２は開いた状態としてＭＦＣ２１０−１の指
示を６０ＳＣＣＭに設定し、アノード電極２０２とカソ
ード電極２０３間に高周波電界を印加して堆積室２０１
内にプラズマを発生させて、ドーパント材料によりドー
ピングされていないａ−Ｓｉ−Ｈを堆積させた。このと
きの投入される高周波電圧は０．４ＫＶ、高周波電力は
５Ｗであった。プラズマは２時間維持させて０．４μ厚
の半導体層１０５を形成した。
【００５７】このときの半導体層１０５の比抵抗は２．
０×１０11Ω・ｃｍであった。
０×１０11Ω・ｃｍであった。
【００５８】（各試料個別の条件及び作成手順） （Ａ）：上記の様にして半導体層１０５の形成された基
板１０６を真空を破って堆積室２０１の外に取出し、ソ
ース電極１０２、ドレイン電極１０３を半導体層１０５
表面上に形成する為に、ゲート電極１０１の形成と同様
に半導体層１０５の表面にＡｌを蒸着した。
板１０６を真空を破って堆積室２０１の外に取出し、ソ
ース電極１０２、ドレイン電極１０３を半導体層１０５
表面上に形成する為に、ゲート電極１０１の形成と同様
に半導体層１０５の表面にＡｌを蒸着した。
【００５９】次いで、ソース電極１０２とドレイン電極
１０３との間の距離Ｌ（チャンネル部分）が５０μ、ソ
ース電極１０２及びドレイン電極の長さＺが１０ｍｍに
なる様にパターニングとエッチング処理を施して試料Ａ
を作成した。
１０３との間の距離Ｌ（チャンネル部分）が５０μ、ソ
ース電極１０２及びドレイン電極の長さＺが１０ｍｍに
なる様にパターニングとエッチング処理を施して試料Ａ
を作成した。
【００６０】（Ｂ）：試料Ａと同様に、半導体層１０５
までを形成した後、一旦真空を破って、基板１０６を堆
積室２０１内に取出した後、再び堆積室２０１の所定位
置に設置した。その後、ｎ+層１０７を次の様にして形
成し、次いで試料Ａと同様の条件と手順でソース電極１
０２及びドレイン電極１０３をｎ+層１０７表面上に形
成し試料Ｂを作成した。
までを形成した後、一旦真空を破って、基板１０６を堆
積室２０１内に取出した後、再び堆積室２０１の所定位
置に設置した。その後、ｎ+層１０７を次の様にして形
成し、次いで試料Ａと同様の条件と手順でソース電極１
０２及びドレイン電極１０３をｎ+層１０７表面上に形
成し試料Ｂを作成した。
【００６１】水素ベースシランガス（ＳｉＨ4 濃度１ｖ
ｏｌ％）ライン２１１−２ＭＦＣ２１０−２の指示を４
０ＳＣＣＭに、水素ベースフォスクインガス（ＰＨ3 濃
度１００ｐｐｍ）ライン２１１−４のＭＦＣ２１０−４
の指示を２０ＳＣＣＭに設定した状態でアノード電極２
０２とカソード電極２０３間に高周波電界を印加し堆積
室２０１内にプラズマを発生させｎ+層１０７を形成し
た。
ｏｌ％）ライン２１１−２ＭＦＣ２１０−２の指示を４
０ＳＣＣＭに、水素ベースフォスクインガス（ＰＨ3 濃
度１００ｐｐｍ）ライン２１１−４のＭＦＣ２１０−４
の指示を２０ＳＣＣＭに設定した状態でアノード電極２
０２とカソード電極２０３間に高周波電界を印加し堆積
室２０１内にプラズマを発生させｎ+層１０７を形成し
た。
【００６２】このときの投入される高周波電圧は０．４
ＫＶ、高周波電力は５Ｗでありプラズマは１時間維持さ
せて０．１μ厚のｎ+層１０７が形成された。
ＫＶ、高周波電力は５Ｗでありプラズマは１時間維持さ
せて０．１μ厚のｎ+層１０７が形成された。
【００６３】次に試料Ａと同様にして、ソース電極１０
２、ドレイン電極１０３とを電極間距離Ｌが５０μ、電
極の長さＺが１０ｍｍになる様にパターニング及びエッ
チング処理を施した。この際ＡｌのエッチングはＨ3 Ｐ
Ｏ4 ：ＣＨ3 ＣＯＯＨ：ＨＮＯ3 ：Ｈ2 Ｏ＝２５：５：
１：４からなる液にて行った。
２、ドレイン電極１０３とを電極間距離Ｌが５０μ、電
極の長さＺが１０ｍｍになる様にパターニング及びエッ
チング処理を施した。この際ＡｌのエッチングはＨ3 Ｐ
Ｏ4 ：ＣＨ3 ＣＯＯＨ：ＨＮＯ3 ：Ｈ2 Ｏ＝２５：５：
１：４からなる液にて行った。
【００６４】チャンネル部分のｎ+層のエッチングはＨ
Ｆ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：２０：３０からな
る組成液にて行い、２０ｓｅｃ間浸漬することによりｎ
+層を完全に除去した。
Ｆ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝１：２０：３０からな
る組成液にて行い、２０ｓｅｃ間浸漬することによりｎ
+層を完全に除去した。
【００６５】（Ｃ）：試料Ａと同様に半導体層１０５ま
でを形成した後、一旦グロー放電を起こす為の高周波電
界を０にし（グロー放電を一旦中止し）ストップバルブ
２０９−２を閉じた。
でを形成した後、一旦グロー放電を起こす為の高周波電
界を０にし（グロー放電を一旦中止し）ストップバルブ
２０９−２を閉じた。
【００６６】次に、ＭＦＣ２１０−３及び２１０−４の
指示を各々４０ＳＣＣＭ、２０ＳＣＣＭに設定した後、
速やかにストップバルブ２０９−３，２０９−４を全開
して混合ガスを環状ガス導入管６から堆積室２０１内に
流出させ投入される高周波電圧を、０．４ＫＶ、高周波
電力を５Ｗとしてグロー放電を再開させｎ+層１０７を
形成した。この際、プラズマは１時間維持させて０．１
μ厚のｎ+層を得た。次に大気中に取出してＡｌを真空
蒸着しパターニング、エッチング処理を施した。Ａｌの
エッチング液は試料Ａ，Ｂと同一であり、チャンネル部
分のｎ+層のエッチング液はＨＦ：ＨＮＯ3 ：ＣＨ3 Ｃ
ＯＯＨ＝１：２０：３０からなる液で除去した。ソース
・ドレイン間距離Ｌ、ソース、ドレイン電極長Ｚは試料
Ａ，Ｂと同一である。この様にして作成した試料を試料
Ｃとした。
指示を各々４０ＳＣＣＭ、２０ＳＣＣＭに設定した後、
速やかにストップバルブ２０９−３，２０９−４を全開
して混合ガスを環状ガス導入管６から堆積室２０１内に
流出させ投入される高周波電圧を、０．４ＫＶ、高周波
電力を５Ｗとしてグロー放電を再開させｎ+層１０７を
形成した。この際、プラズマは１時間維持させて０．１
μ厚のｎ+層を得た。次に大気中に取出してＡｌを真空
蒸着しパターニング、エッチング処理を施した。Ａｌの
エッチング液は試料Ａ，Ｂと同一であり、チャンネル部
分のｎ+層のエッチング液はＨＦ：ＨＮＯ3 ：ＣＨ3 Ｃ
ＯＯＨ＝１：２０：３０からなる液で除去した。ソース
・ドレイン間距離Ｌ、ソース、ドレイン電極長Ｚは試料
Ａ，Ｂと同一である。この様にして作成した試料を試料
Ｃとした。
【００６７】（Ｄ）：試料Ｃと比べ、半導体層１０５形
成後高周波電界を０とせず、グロー放電が生じた状態で
速やかに、ストップバルブ２０９−２を閉じ、次に予め
ＭＦＣ２１０−３，２１０−４の指示をそれぞれ４０Ｓ
ＣＣＭ，２０ＳＣＣＭに設定して置いてストップバルブ
２０９−３，２０９−４を開いた。このとき堆積室２０
１内の圧力は１５Ｐａから若干変動したが放電は維持さ
れ、約１分後１５ｐａになった。このときの高周波電力
は半導体層１０５の形成の場合と同じ５Ｗであった。
成後高周波電界を０とせず、グロー放電が生じた状態で
速やかに、ストップバルブ２０９−２を閉じ、次に予め
ＭＦＣ２１０−３，２１０−４の指示をそれぞれ４０Ｓ
ＣＣＭ，２０ＳＣＣＭに設定して置いてストップバルブ
２０９−３，２０９−４を開いた。このとき堆積室２０
１内の圧力は１５Ｐａから若干変動したが放電は維持さ
れ、約１分後１５ｐａになった。このときの高周波電力
は半導体層１０５の形成の場合と同じ５Ｗであった。
【００６８】この様な条件でグロー放電を１時間維持さ
せ０．１μ厚のｎ+層１０７を形成し、その後試料Ｃと
同様なパターニング、エツチング処理を施し同一形状の
ソース電極１０２、ドレイン電極１０３を形成した。こ
れを試料Ｄとした。
せ０．１μ厚のｎ+層１０７を形成し、その後試料Ｃと
同様なパターニング、エツチング処理を施し同一形状の
ソース電極１０２、ドレイン電極１０３を形成した。こ
れを試料Ｄとした。
【００６９】なお上記条件で作成したｎ+層１０７の比
抵抗値は試料Ｂ，Ｃ，Ｄともに０．４Ω・ｃｍであっ
た。
抵抗値は試料Ｂ，Ｃ，Ｄともに０．４Ω・ｃｍであっ
た。
【００７０】この様にして作成した試料Ａ，Ｂ，Ｃ，Ｄ
に関しゲート、ソース、ドレインの各電極に対しリード
線とり出しのためＡｌのワイヤーボンディングを施し、
図４に示す如くソース電極１０２はエレクトロメーター
Ｋ（Ｋｅｉｔｈｌｅｙ製６１６型）に接続し、ドレイン
電極１０３はソース、ドレイン間に電界を印加する為に
電源ＶD に、ゲート電極１０１はチャンネル部に電荷を
誘起させる為の電源ＶG に接続しＶG をパラメータと
し、ＶD を変化させてソース・ドレイン間に流れる電流
ＩD をエレクトロメーターＫにて読み取った。
に関しゲート、ソース、ドレインの各電極に対しリード
線とり出しのためＡｌのワイヤーボンディングを施し、
図４に示す如くソース電極１０２はエレクトロメーター
Ｋ（Ｋｅｉｔｈｌｅｙ製６１６型）に接続し、ドレイン
電極１０３はソース、ドレイン間に電界を印加する為に
電源ＶD に、ゲート電極１０１はチャンネル部に電荷を
誘起させる為の電源ＶG に接続しＶG をパラメータと
し、ＶD を変化させてソース・ドレイン間に流れる電流
ＩD をエレクトロメーターＫにて読み取った。
【００７１】図５にＶG ＝１．５Ｖのときの試料Ａ，
Ｂ，Ｃ，ＤのＶD に対するＩD の変化の振るまいを示
す。
Ｂ，Ｃ，ＤのＶD に対するＩD の変化の振るまいを示
す。
【００７２】ＶD ＝１．０Ｖｏｌｔ以下の低電圧領域で
明らかなようにオーミック接触が充分にとれている即ち
ＶD に対しＩD が線型に変化しているのは試料Ｄだけで
あった。又オーミック性はＤ，Ｃ，Ｂ，Ａの順に良好で
なくなることもこの図から直ちに判る。
明らかなようにオーミック接触が充分にとれている即ち
ＶD に対しＩD が線型に変化しているのは試料Ｄだけで
あった。又オーミック性はＤ，Ｃ，Ｂ，Ａの順に良好で
なくなることもこの図から直ちに判る。
【００７３】ゲート電圧を変えてもＶD-ＩD 特性におけ
る低いＶD 領域では図５と同様の傾向を示した。
る低いＶD 領域では図５と同様の傾向を示した。
【００７４】実施例２ 半導体層１０５及びｎ+層１０７を下記に示す方法で形
成し、その他層構成及び形状等は全て実施例１と同一条
件で作成して４種類のＴＦＴ素子（試料Ａ−２，Ｂ−
２，Ｃ−２，Ｄ−２）を形成しオーミック接触について
検討した。
成し、その他層構成及び形状等は全て実施例１と同一条
件で作成して４種類のＴＦＴ素子（試料Ａ−２，Ｂ−
２，Ｃ−２，Ｄ−２）を形成しオーミック接触について
検討した。
【００７５】半導体１０５はＳｉＦ4 ガスをＭＦＣ２１
０−６の指示を４ＳＣＣＭに、水素ガスをＭＦＣ２１０
−７の指示を４ＳＣＣＭに設定し、各々のストップバル
ブ２０９−６，２０９−７を開き環状ガス導入管２０６
から堆積室２０１内に流出させ堆積室２０１内の圧力が
隔膜型真空計（ＭＫＳバラトロン製２２１ＡＨＳ）で８
０Ｐａになるよう排気系を調整した。又ヒーター２０４
をＯＮ状態にしてガラス基板の温度が３５０℃になるよ
うにした。なおアノード電極２０２、カソード電極２０
３間距離などは実施例１と略々同一にした。
０−６の指示を４ＳＣＣＭに、水素ガスをＭＦＣ２１０
−７の指示を４ＳＣＣＭに設定し、各々のストップバル
ブ２０９−６，２０９−７を開き環状ガス導入管２０６
から堆積室２０１内に流出させ堆積室２０１内の圧力が
隔膜型真空計（ＭＫＳバラトロン製２２１ＡＨＳ）で８
０Ｐａになるよう排気系を調整した。又ヒーター２０４
をＯＮ状態にしてガラス基板の温度が３５０℃になるよ
うにした。なおアノード電極２０２、カソード電極２０
３間距離などは実施例１と略々同一にした。
【００７６】アノード電極２０２とカソード電極２０３
間に高周波電界を印加し堆積室２０１内にグロー放電を
発生させた。
間に高周波電界を印加し堆積室２０１内にグロー放電を
発生させた。
【００７７】なお、ゲート電圧ＶG が零のとき、ソース
・ドレイン間の抵抗（チャンネル部の抵抗）はいずれの
場合も２．５×１０9 Ω〜３．０×１０9 Ωと殆んど変
わらなかった。
・ドレイン間の抵抗（チャンネル部の抵抗）はいずれの
場合も２．５×１０9 Ω〜３．０×１０9 Ωと殆んど変
わらなかった。
【００７８】この際、投入される高周波電圧は０．７Ｋ
Ｖ、高周波電力は３０Ｗであった。
Ｖ、高周波電力は３０Ｗであった。
【００７９】グロー放電によって形成されるプラズマは
４０分間維持させて０．３μ厚の半導体層１０５を作成
した。ｎ+層１０７はＳｉＦ4 ガスをＭＦＣ２１０−６
の指示を４０ＳＣＣＭに、水素ベースフォスフィンガス
（オスフィン１０ｖｏｌ％）をＭＦＣ２１０−８の指示
を２ＳＣＣＭに設定しストップバルブ２０９−６，２０
９−７，２０９−８を開放にし半導体層１０５形成時と
同様に堆積室内２０１へ流出させ堆積室２０１内の圧力
を８０Ｐａになるようにし、ガラス基板温度は３５０℃
に設定し高周波電圧を０．７５ＫＶ、高周波電力は５０
Ｗで、ｎ+層を形成させた。
４０分間維持させて０．３μ厚の半導体層１０５を作成
した。ｎ+層１０７はＳｉＦ4 ガスをＭＦＣ２１０−６
の指示を４０ＳＣＣＭに、水素ベースフォスフィンガス
（オスフィン１０ｖｏｌ％）をＭＦＣ２１０−８の指示
を２ＳＣＣＭに設定しストップバルブ２０９−６，２０
９−７，２０９−８を開放にし半導体層１０５形成時と
同様に堆積室内２０１へ流出させ堆積室２０１内の圧力
を８０Ｐａになるようにし、ガラス基板温度は３５０℃
に設定し高周波電圧を０．７５ＫＶ、高周波電力は５０
Ｗで、ｎ+層を形成させた。
【００８０】この際グロー放電によって形成されたプラ
ズマは１５分間維持させて、０．１μ厚のｎ+層を得
た。
ズマは１５分間維持させて、０．１μ厚のｎ+層を得
た。
【００８１】なおこのときのｎ+層の比抵抗値は試料Ｂ
−２，Ｃ−２，Ｄ−２共に１．２Ω・ｃｍであった。
−２，Ｃ−２，Ｄ−２共に１．２Ω・ｃｍであった。
【００８２】なお、本実施例における試料Ａ−２，Ｂ−
２，Ｃ−２，Ｄ−２は実施例１における試料Ａ，Ｂ，
Ｃ，Ｄに各々対応する。即ち、試料Ａ−２が試料Ａに、
試料Ｂ−２が試料Ｂに、試料Ｃ−２が試料Ｃに、試料Ｄ
−２が試料Ｄに、それぞれ対応している。試料Ｂ−２，
Ｃ−２，Ｄ−２においてチャンネル部分のｎ+層のエッ
チングはＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝３：５：８
０からなる液にて行い、４０ｓｅｃ間浸漬することによ
りチャンネル部分のｎ+層を完全に除去した。その他パ
ターニング、エッチングは実施例１と同一にして施し
た。
２，Ｃ−２，Ｄ−２は実施例１における試料Ａ，Ｂ，
Ｃ，Ｄに各々対応する。即ち、試料Ａ−２が試料Ａに、
試料Ｂ−２が試料Ｂに、試料Ｃ−２が試料Ｃに、試料Ｄ
−２が試料Ｄに、それぞれ対応している。試料Ｂ−２，
Ｃ−２，Ｄ−２においてチャンネル部分のｎ+層のエッ
チングはＨＦ：ＨＮＯ3 ：ＣＨ3 ＣＯＯＨ＝３：５：８
０からなる液にて行い、４０ｓｅｃ間浸漬することによ
りチャンネル部分のｎ+層を完全に除去した。その他パ
ターニング、エッチングは実施例１と同一にして施し
た。
【００８３】実施例１と同様ソース、ドレイン間電圧Ｖ
D に対するドレイン電流ＩD をしらべた結果（このとき
ＶG ＝１．５ｖｏｌｔ）を図６に示す。直ちに判明され
るようにオーミック接触は試料Ｄ−２で完全にとれてい
るが他の試料Ａ−２，Ｂ−２，Ｃ−２は良好でないこと
がわかる。
D に対するドレイン電流ＩD をしらべた結果（このとき
ＶG ＝１．５ｖｏｌｔ）を図６に示す。直ちに判明され
るようにオーミック接触は試料Ｄ−２で完全にとれてい
るが他の試料Ａ−２，Ｂ−２，Ｃ−２は良好でないこと
がわかる。
【００８４】絶縁層１０６として窒化シリコンの代わり
にＳｉＯ2 のスパッタリング膜（膜厚０．１μ）を用い
ても同様の傾向が認められ、ソース、ドレイン電極と半
導体層１０５のオーミック接触は該半導体層１０５とｎ
+層１０７の放電を維持した状態で連続して付着させる
ことにより達成される事が判明した。
にＳｉＯ2 のスパッタリング膜（膜厚０．１μ）を用い
ても同様の傾向が認められ、ソース、ドレイン電極と半
導体層１０５のオーミック接触は該半導体層１０５とｎ
+層１０７の放電を維持した状態で連続して付着させる
ことにより達成される事が判明した。
【００８５】一方実施例ではｎ+層形成のためドーピン
グ材料としてＰＨ3 の例を掲げたがＡｓＨ3 を混合した
ガスを用いてｎ+層を形成しても良い結果が得られた。
グ材料としてＰＨ3 の例を掲げたがＡｓＨ3 を混合した
ガスを用いてｎ+層を形成しても良い結果が得られた。
【００８６】なお、半導体層形成の為原材料として上記
の実施例ではＳｉＨ4 ，ＳｉＦ4 の例を掲げたが勿論Ｓ
ｉＨ4 ，ＳｉＦ4 の混合ガスを用いてもよいことは当然
である。
の実施例ではＳｉＨ4 ，ＳｉＦ4 の例を掲げたが勿論Ｓ
ｉＨ4 ，ＳｉＦ4 の混合ガスを用いてもよいことは当然
である。
【００８７】
【発明の効果】以上詳述したように、本発明の非晶質シ
リコン薄膜トランジスタの製造法によれば、シリコン原
子を含有するガスを水素ガスにより希釈して堆積室内に
導入して、グロー放電を生起させて水素化非晶質シリコ
ンからなる半導体層を形成するため、非晶質シリコン半
導体層は、水素により十分ダングリングボンド（不飽和
電子対）が補償された優れたものとなる。そして、この
ような半導体層を用いて薄膜トランジスタを製造するの
で得られる薄膜トランジスタは、半導体特性が極めて向
上した薄膜トランジスタとなる。更に、非晶質半導体層
のクリーンサーフェス上にｎ+層を設けることで電極と
前記非晶質半導体層との間に非常に良好なオーミック接
触が得られている優れたトランジスタ特性を有する非晶
質シリコン薄膜トランジスタを製造することができる。
リコン薄膜トランジスタの製造法によれば、シリコン原
子を含有するガスを水素ガスにより希釈して堆積室内に
導入して、グロー放電を生起させて水素化非晶質シリコ
ンからなる半導体層を形成するため、非晶質シリコン半
導体層は、水素により十分ダングリングボンド（不飽和
電子対）が補償された優れたものとなる。そして、この
ような半導体層を用いて薄膜トランジスタを製造するの
で得られる薄膜トランジスタは、半導体特性が極めて向
上した薄膜トランジスタとなる。更に、非晶質半導体層
のクリーンサーフェス上にｎ+層を設けることで電極と
前記非晶質半導体層との間に非常に良好なオーミック接
触が得られている優れたトランジスタ特性を有する非晶
質シリコン薄膜トランジスタを製造することができる。
【００８８】更に言えば、本発明においては、ｎ+層を
介して半導体層と電極との間に非常に良好なオーミック
接触を得るために、半導体層とｎ+層を形成する際に、
半導体層表面を大気又は酸素に晒すことなくｎ+層を形
成する、或いは、半導体層形成後半導体層形成と同一の
堆積室内でｎ+層を該半導体層形成に引続き連続して形
成する。これによって、半導体層上に例えば不純物粒子
の吸着や酸化膜の形成を生じさせない為電極と半導体層
との間に極めて優れた特性のオーミック接触をとること
ができる。
介して半導体層と電極との間に非常に良好なオーミック
接触を得るために、半導体層とｎ+層を形成する際に、
半導体層表面を大気又は酸素に晒すことなくｎ+層を形
成する、或いは、半導体層形成後半導体層形成と同一の
堆積室内でｎ+層を該半導体層形成に引続き連続して形
成する。これによって、半導体層上に例えば不純物粒子
の吸着や酸化膜の形成を生じさせない為電極と半導体層
との間に極めて優れた特性のオーミック接触をとること
ができる。
【００８９】又、本発明によって非晶質シリコン薄膜ト
ランジスタの電極と半導体層との間にｎ+層を設け、そ
れ等の間に良好なオーミック接触をさせることで、従来
の非晶質シリコン薄膜トランジスタの有していたゲート
電圧一定時のＶD −ＩD 特性がＶD の小さい領域におい
て非直線性を示す、云い換えればＶD を増加させてもＩ
D があまり増加しない、というトランジスタの特性とし
ては好ましくない特性の問題を解決し、非常に優れたト
ランジスタ特性を有する非晶質シリコン薄膜トランジス
タを製造することができる。
ランジスタの電極と半導体層との間にｎ+層を設け、そ
れ等の間に良好なオーミック接触をさせることで、従来
の非晶質シリコン薄膜トランジスタの有していたゲート
電圧一定時のＶD −ＩD 特性がＶD の小さい領域におい
て非直線性を示す、云い換えればＶD を増加させてもＩ
D があまり増加しない、というトランジスタの特性とし
ては好ましくない特性の問題を解決し、非常に優れたト
ランジスタ特性を有する非晶質シリコン薄膜トランジス
タを製造することができる。
【図１】本発明により得られるトランジスタの一構造を
説明する為の模式的な斜視部分図である。
説明する為の模式的な斜視部分図である。
【図２】本発明に係わるトランジスタを製造する為の装
置の一例を示す模式図である。
置の一例を示す模式図である。
【図３】本発明に係わるトランジスタを製造する為の装
置の一例を示す模式図であり、図２における点線ＸＹで
切断した場合の断面図である。
置の一例を示す模式図であり、図２における点線ＸＹで
切断した場合の断面図である。
【図４】本発明に係わるトランジスタの特性を測定する
為の模式的回路図である。
為の模式的回路図である。
【図５】本発明の実施例における結果を示すＶD −ＩD
曲線の説明図である。
曲線の説明図である。
【図６】本発明の実施例における結果を示すＶD −ＩD
曲線の説明図である。
曲線の説明図である。
１０１ ゲート電極 １０２ ソース電極 １０３ ドレイン電極 １０４ 絶縁層 １０５ 半導体層 １０６ 基板 １０７ ｎ+層 １０８ クリーンサーフェス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大久保 幸俊 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 中桐 孝志 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内
Claims (6)
- 【請求項１】 ゲート電極と電気的な絶縁層とが形成さ
れた非晶質シリコン薄膜トランジスタ形成用の基板を、
減圧にし得る堆積室内に設置し、前記堆積室内を所定の
真空度として、前記絶縁層上に水素化非晶質シリコンか
らなる半導体層を形成した後、該半導体層に電気的に接
続するソース電極及びドレイン電極を形成して非晶質シ
リコン薄膜トランジスタを製造する非晶質シリコン薄膜
トランジスタの製造方法であって、シリコン原子を含有
するガスを水素ガスにより希釈して前記堆積室に導入
し、該堆積室内にグロー放電を生起させて前記半導体層
を形成することを特徴とする非晶質シリコン薄膜トラン
ジスタの製造法。 - 【請求項２】 前記水素ガスと前記シリコン原子を含有
するガスとの割合は、９９．９：１〜１：９の範囲にあ
る請求項１に記載の非晶質シリコン薄膜トランジスタの
製造法。 - 【請求項３】 前記割合は、９９．９：１〜７：３の範
囲にある請求項２に記載の非晶質シリコン薄膜トランジ
スタの製造法。 - 【請求項４】 前記半導体層の形成は、前記基板を１０
０℃〜３００℃の温度に保持して行われる請求項１に記
載の非晶質シリコン薄膜トランジスタの製造法。 - 【請求項５】 前記半導体層の形成は、前記堆積室内の
圧力を０．１０〜１．０Ｔｏｒｒの範囲として行われる
請求項１に記載の非晶質シリコン薄膜トランジスタの製
造法。 - 【請求項６】 前記半導体層の形成は、前記堆積室内に
おける放電電力を０．００５〜０．１Ｗ／ｃｍ2の範囲
として行われる請求項１に記載の非晶質シリコン薄膜ト
ランジスタの製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5185051A JP2690446B2 (ja) | 1980-03-27 | 1993-07-27 | 非晶質シリコン薄膜トランジスタの製造法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3925180A JPS56135968A (en) | 1980-03-27 | 1980-03-27 | Amorphous silicon thin film transistor and manufacture thereof |
| JP5185051A JP2690446B2 (ja) | 1980-03-27 | 1993-07-27 | 非晶質シリコン薄膜トランジスタの製造法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3925180A Division JPS56135968A (en) | 1980-03-27 | 1980-03-27 | Amorphous silicon thin film transistor and manufacture thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163592A true JPH06163592A (ja) | 1994-06-10 |
| JP2690446B2 JP2690446B2 (ja) | 1997-12-10 |
Family
ID=26378578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5185051A Expired - Lifetime JP2690446B2 (ja) | 1980-03-27 | 1993-07-27 | 非晶質シリコン薄膜トランジスタの製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2690446B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3743951A1 (de) * | 1986-12-26 | 1988-07-07 | Toshiba Ceramics Co | Einrichtung zum ziehen von siliziumeinkristallen mit einem waermeisolierzylinder und verfahren zur herstellung des materials desselben |
| WO2009118837A1 (ja) * | 2008-03-26 | 2009-10-01 | 東京エレクトロン株式会社 | 処理チャンバの排気ガス流量の制御方法及び処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
-
1993
- 1993-07-27 JP JP5185051A patent/JP2690446B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3743951A1 (de) * | 1986-12-26 | 1988-07-07 | Toshiba Ceramics Co | Einrichtung zum ziehen von siliziumeinkristallen mit einem waermeisolierzylinder und verfahren zur herstellung des materials desselben |
| WO2009118837A1 (ja) * | 2008-03-26 | 2009-10-01 | 東京エレクトロン株式会社 | 処理チャンバの排気ガス流量の制御方法及び処理装置 |
| JP5391190B2 (ja) * | 2008-03-26 | 2014-01-15 | 東京エレクトロン株式会社 | 処理チャンバの排気ガス流量の制御方法及び処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2690446B2 (ja) | 1997-12-10 |
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