JP2714570B2 - アクティブマトリクス回路 - Google Patents
アクティブマトリクス回路Info
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、アクティブマトリクス
回路に関する。 【0002】 【従来の技術】最近、水素化非晶質シリコン(a−S
i:H)を用いた薄膜トランジスタ(TFT)が液晶素
子駆動用のトランジスタとして有用である事がP.G.
LeComber等によって提示されたElectro
nic Letters Vol.15 No.6,1
79〜181(1979)。 【0003】その構造は、基板上に、ゲート電極、該ゲ
ート電極を覆う様に設けられた窒化シリコンから成る絶
縁層及び該層上にa−Si:Hから成る半導体層、該半
導体層上に並置してアルミニウムから成るソース電極及
びドレイン電極とを設けたものである。 【0004】この様な構造のa−Si:H−TFTはゲ
ート電極に一定電圧(VG )を印加し、ソース電極とド
レイン電極間の電圧(VD )を変化させた際のソース電
極とドレイン電極間を流れる電極(ID )は、VD が小
さい領域で殆んど変わらず、増加する傾向を示さない。
即ち、所謂VD −ID 特性がVD の小さい領域に於いて
線型的にならずにVD −ID 特性曲線が歪んだものと成
り好ましいトランジスタ特性を示さない。これ等は、a
−Si:Hから成る半導体層と電極との間に充分なるオ
ーミック接触が形成されていない事に起因している。 【0005】 【課題を解決するための手段及び作用】本発明は、斯か
る点に鑑み成されたものであって、VD −ID 特性曲線
に歪みのない好ましいトランジスタ特性を示す非晶質シ
リコン(a−Si)TFTを設けたアクティブマトリク
ス回路を提供することを目的とする。 【0006】本発明のアクティブマトリクス回路は、ア
クティブマトリクス型表示素子に使用され、マトリクス
状に配された非晶質シリコン薄膜トランジスタを有する
アクティブマトリクス回路であって、前記非晶質シリコ
ン薄膜トランジスタが、基板上に設けられたゲート電
極、該ゲート電極上に絶縁層、該絶縁層を大気に晒さな
いで形成した水素化又は/及び弗素を含有する非晶質シ
リコンからなる半導体層、該半導体層に互いに隔離され
て並列的に配置された水素原子と燐原子あるいは砒素原
子を含有するガス、シリコン原子を含有するガス及び水
素ガスを含む雰囲気とした該堆積室内でグロー放電を生
起させて形成した第1のn+層及び第2のn+層、該第
1のn+層に接して設けたソース電極、前記第2のn+
層に接して設けたドレイン電極、とを有する非晶質シリ
コン半導体トランジスタで構成し、前記ゲート電極は前
記第1のn+層及び第2のn+層と前記半導体層を介し
て重なりを形成するゲート電極幅をもち、該重なりを形
成する部分に、少なくとも前記第1のn+層と前記ソー
ス電極及び第2のn+層と前記ドレイン電極がそれぞれ
位置していることを特徴とする。 【0007】以下、本発明を図面に従って具体的に説明
する。 【0008】図1は、本発明のアクティブマトリクス回
路に使用される非晶質シリコン薄膜トランジスタの一構
造を示す模式的な斜視部分図である。 【0009】図1には、水素化又は/及び弗粗化非晶質
シコリンからなる半導体層、該半導体層に接して設けた
電気的な絶縁層、該絶縁層に接し、且つ前記半導体層と
は反対側に配置させたゲート電極、前記半導体層をはさ
んで前記ゲート電極とは反対側に、互いに離隔されて並
列的に配置された非晶質シリコンを母体とした第1のn
+層及び第2のn+層、該第1のn+層に接して設けたソ
ース電極、前記第2のn+層に接して設けたドレイン電
極、とを有する非晶質シリコン薄膜トランジスタであっ
て、前記ゲート電極が前記第1のn+層と第2のn+層と
重なりを形成するゲート電極幅をもち、前記半導体層が
ドーピング材料によりドーピングされていないノンドー
プ半導体層からなり、且つ前記ゲート電極幅にわたって
設けられている非晶質薄膜トランジスタが示されてい
る。 【0010】図1に示されるa−Si−TFT100
は、ガラス、セラミックス等から成る基板106上に、
ゲート電極101、該ゲート電極101を覆う様に電気
的な絶縁層104及び水素化又は/及び弗素化非晶質シ
リコンから成る半導体層105を順次積層して形成さ
れ、半導体層105の面108上には並置的関係で離隔
されて、第1のn+層107−1、第2のn+層107−
2が設けられ、更に、第1のn+層107−1上にはソ
ース電極102、第2のn+層107−2上にはドレイ
ン電極103が各々設けられた構造を有した構成とされ
てある。 【0011】半導体層105上の表面(クリーンサーフ
ェス)108ら接触して設けられる第1のn+層107
−1及び第2のn+層107−2は、半導体層105を
形成した後、該層表面108を大気又は酸素に晒すこと
なく形成されている。 【0012】この様に、半導体105の表面108が層
形成直後のクリーンな状態の中に、n+層を形成する事
によって半導体層105とn+層107との界面に於い
て、良好なオーミック接触が形成され、VD −ID 特性
曲線に歪みのない優れたトランジスタ特性を示すa−S
i−TFTが得られる。 【0013】本発明に於いて、ゲート電極101、ソー
ス電極102及びドレイン電極103の各電極を構成す
る材料としては、Al,Au又はこれらの合金Mo,P
t,Pd等が有効なものとして使用され得、各電極の層
厚とては通常0.01〜0.02μとされ、真空蒸着法
等の通常の電極形成法に従って形成される。 【0014】電気的な絶縁層104は、スパッタ法によ
るSiO2 膜、グロー放電堆積法による窒化シリコン膜
等で構成され、この外、Al2O3等も有効な材料として
使用される。 【0015】半導体層105及びn+層107は、H又
は/及びFでダングリングボンド(不飽和電子対)が補
償された非晶質シリコンを母体として形成される。 【0016】上記の補償された非晶質シリコンの形成に
は、水素又は/及び弗素とシリコンとの化合物を使用し
所謂グロー放電分解法に従って行われる。 【0017】本発明のアクティブマトリクス回路に用い
られる非晶質シリコン薄膜トランジスタを製造するため
に、使用される水素又は/及び弗素とシリコンとの化合
物としては、シラン類、弗化シラン類、弗化シリコン類
等で比較的容易にガス状態に成り得るものが好ましい材
料として挙げられ、その中で例えば、SiH4 ,Si2
H6 ,SiF4 等が殊に有効なものとして挙げる事が出
来る。 【0018】これ等の化合物は、半導体層及びn+層を
形成する際にH2 ガスを稀釈ガスとして所定の稀釈度合
いでガス状態で減圧にし得る堆積室内に所定の圧力の下
に導入される。 【0019】n+層を形成する際には、上記の化合物の
他にドーパント導入用の化合物として、燐と水素との化
合物又は/及び砒素と水素との化合物を堆積室内に共存
させてグロー放電を起してn+層を形成する。この時形
成される層には、ドーパント導入用化合物の堆積室内へ
の導入量及び共存割合に従ってドーパントとしての燐又
は/及び砒素が導入され、n+層特性の強弱が制御され
る。 【0020】本発明のアクティブマトリクス回路に用い
られる非晶質シリコン薄膜トランジスタを製造するため
に、有効に使用される燐と水素との化合物としては、具
体的には例えばPH3 が、砒素と水素との化合物として
はAsH3 を挙げる事が出来る。この他、容易にガス化
し得る化合物であれば、分子量の大きいものも採用し得
るものである。 【0021】本発明に於いて、その目的を効果的に達成
する為には、n+層107を形成する際に、既に形成さ
れてある半導体層105の表面を例えば堆積室内の真空
を破る等して大気に晒す様なことはせず、形成直後の新
鮮な状態の表面にn+層を形成する必要がある。 【0022】更には、n+層107の形成に際し、母体
ガスとしてのシリコンと水素又は/及び弗素との化合物
とドーパント導入用のガスとしてのドーパントガスであ
るシリコンと燐の化合物又は/及びシリコンと砒素との
化合物の堆積室内への導入の割合を正確に制御する必要
がある。本発明におけるその割合は、シリコンと水素の
化合物を母体ガスとして使用する場合には、母体ガスに
対してドーパントガスを通常は50〜5×104 pp
m、好適には102 〜104 ppmとされるのが望まし
いものである。シリコンと弗素との化合物を母体ガスと
して使用する場合には、母体ガスに対してドーパントガ
スは通常30〜3×104 ppm、好ましくは50〜1
04 ppmの割合で混合されるのが望ましいものであ
る。 【0023】この様な混合割合に従って、所定量のガス
をグロー放電を生起させる堆積室内に導入して共存させ
ることで形成された雰囲気中でグロー放電を生起させ、
該グロー放電を利用して前記の半導体層105の新鮮な
表面上に直に第1のn+層107−1と第2のn+層10
7−2とを離隔させて並置的関係に設けることにより、
良好なトランジスタ特性を示す非晶質シリコンTFTを
得ることが出来る。 【0024】半導体層105を形成する際の母体ガスと
しての水素又は/及び弗素とシリコンの化合物はそれ等
だけで堆積室内に存在させてもよいが、好ましくはHe
ガス又は/及びH2 ガスによって稀釈されて堆積室内に
存在させられる。この際の稀釈ガスとしての割合は、水
素とシリコンの化合物からなる母体ガスに対して、通常
は99.9:1〜1:9、好適には99:1〜7:3と
されるのが望ましいものである。また弗素とシリコンの
化合物からなる母体ガスに対して、通常は2:1〜5
0:1、好適には5:1〜20:1とされるのが望まし
いものである。 【0025】本発明のアクティブマトリクス回路に用い
られる非晶質シリコン薄膜トランジスタを製造するため
に、稀釈ガスとしては、殊にH2 ガスが好ましいものと
して挙げる事が出来る。殊に、弗素とシリコンとの化合
物を使用する場合には、H2ガスを稀釈ガスとして使用
する方が良い結果を得ることが出来る。 【0026】上記の層作成条件の他、形成される半導体
層105の特性に及ぼす重要な因子としては、特に基板
温度、層形成時の圧力、及びグロー放電電力を挙げる事
が出来る。 【0027】これ等の因子は、本発明に於いては、その
目的をより効果的に達成する為に、次の数値範囲内に制
御されて、層形成が成される。 【0028】水素化非晶質シリコン(a−Si:H)の
場合には基板温度として通常は100℃〜300℃、全
圧力としては通常0.10〜1.0Torr、放電電力
としては通常0.005〜0.1W/cm2 とされるの
が望ましい。 【0029】弗素化非晶質シリコン(a−Si:F)、
及び水素弗素化非晶質シリコン(a−Si:F,H)で
は基板温度は通常200℃〜500℃、全圧力は通常
0.10〜1.0Torr、放電電力は通常0.1〜1
W/cm2 とされるのが望ましい。 【0030】形成されるn+層107の比抵抗値はより
効果的に本発明の目的を達成する為に103 Ωcm以下
にされるのが望ましいものである。 【0031】この様にn+層107の比抵抗値を103
Ωcm以下とするには、前記の層形成条件の他に基板温
度、全ガス圧力、グロー放電電力の条件を精確に設定し
て行う必要がある。その様な条件は、シリコンと水素の
化合物を母体ガスに使用する場合には基板温度として
は、通常100℃〜300℃、全圧力としては通常0.
10〜1.0Torr、放電電力としては通常0.01
〜0.1W/cm2 の範囲を好ましいものとして挙げる
ことが出来る。 【0032】母体ガスとして、シリコンと弗素との化合
物を使用する場合には、基板温度としては、通常200
℃〜500℃、全ガス圧力としては通常0.10〜1.
0Torr、放電電力としては通常0.1〜1W/cm
2 の範囲内で制御する必要がある。 【0033】n+層を形成する際に、母体ガスとしての
シリコンと水素との化合物又は/及びシリコンと弗素と
の化合物と、ドーパントガスとしてのシリコンと燐との
化合物又は/及びシリコンと砒素との化合物の他に望ま
しくは稀釈ガスとしてHe,H2 等のガスを用いて所定
の割合に稀釈するのが好ましいものであり、殊にH2ガ
スの使用は良好な結果を得ることが出来、好ましいもの
である。 【0034】この際、稀釈ガスの混合割合は、水素とシ
リコンの化合物からなる母体ガスに対しては稀釈ガス以
外の残余ガスの割合との比で、通常は99.9:1〜
1:9、好ましくは99:1〜7:3とされるのが望ま
しいものである。 【0035】また弗素とシリコンの化合物からなる母体
ガスに対しては、稀釈ガス以外の残余ガスの割合との比
で2:1〜50:1、好ましくは5:1〜20:1とさ
れるのが望ましいものである。 【0036】本発明に於いては、半導体層105及びn
+層の層厚としては所望されるトランジスタ特性が得ら
れる様に所望に従った設計に基づいて適宜決定されるも
のであるが、半導体層105は通常500Å〜5μ、好
ましくは1000Å〜1μとされn+層107は通常2
00Å〜0.2μ、好ましくは500Å〜1000Åと
されるのが望ましいものである。 【0037】以上の説明及び以下の実施例においては、
所謂スターガー型の構造TFTに就いて記したが、本発
明は、これに限定されることなく、コプレーナー型の構
造のTFTも含むものである。 【0038】本発明のアクティブマトリクス回路に用い
られる非晶質シリコン薄膜トランジスタを製造するに際
しては、半導体層とn+層とを連続的に形成する点及び
ソース電極、ドレイン電極間のチャンネルの抵抗はゲー
ト電圧によって変調されねばならないのでチャンネル部
分のn+層は除去する必要があるためエッチング法等に
よるチャンネル部のn+層の除去の点からみてソース電
極、ドレイン電極がn+層の上部にある層構成が望まし
い。 【0039】コプレーナー型の構造TFTを作成する場
合、各電極、n+層、半導体層、及び絶縁層の作成条件
は前記したスターガー型の構造のTFTの場合と本質的
には同じであって、ただ、それ等の作成順が異なるだけ
である。 【0040】コプレーナー型TFTを作成する場合に
は、先ず、所定通りの洗滌処理を施した基板を用意し、
該基板を堆積室内の所定位置に設置して、グロー放電法
によって半導体層を形成する。半導体層の形成後、引続
き堆積室内の真空を破ることなく、グロー放電を維持し
乍ら層形成の原料ガスを変えてn+層を前記半導体層上
に形成する。n+層の形成後、該n+層を所定のパターニ
ング及びエッチング処理に従って一部分を除去して2つ
の離隔された部分に分離し、第1のn+層及び第2のn+
層を半導体層の表面上に並列的に形成する。 【0041】その後、グロー放電法、スパッターリング
法或いは真空蒸着法によって前記n+層の除去された部
分に絶縁層を設ける。 【0042】次いで、第1のn+層上にはソース電極
を、第2のn+層上にはドレイン電極を、絶縁層上には
ゲート電極を作成する。 【0043】上記において、絶縁層と各電極の形成順は
逆にしても良いもので、都合に応じて種々の順序で、そ
れ等は形成されても良いものである。 【0044】 【実施例】 実施例1 図1に示す層構成で、以下のA〜Dの4種類の試料を作
成して、各々のトランジスタ特性を測定した。 【0045】(試料A)図1の構造に於いて、n+層1
07のないもの (試料B)図1の構造において、半導体層105を形成
した後、該層105の表面を大気に晒し、その後に、そ
の表面上に直にn+層107を設けたもの (試料C)図1の構造において、半導体層105を形成
した後、該層105の表面を大気に晒さないが、グロー
放電を一旦止め、その後に、前記表面上に直にn+層1
07を形成したもの (試料D)図1の構造において、グロー放電を止めるこ
となく(略々一定の放電電圧を維持した状態で)半導体
層105とn+層107とを連続的に形成したもの (その他の共通の条件及び作成手順)基板106は厚さ
1.2mm、大きさ70×70mmのコーニング社製 #
7059ガラスを用いた。該ガラス基板は中性洗剤を用
い超音波洗滌を30分行い、次いで蒸留水、イオン交換
水の順に充分洗滌したのち真空赤外乾燥機にて充分乾燥
した。続いて弗酸、硝酸、酢酸が1:1:80の割合で
混合された液により15sec間エッチングを施したの
ち酢酸、水により充分洗滌し、引続きイソプロパノール
で超音波洗滌を30分行い真空赤外乾燥機で乾燥させて
表面を清浄化処理した。このように表面化処理したガラ
ス基板106上にアルミニウムを圧力1.5×10-4P
aの下で真空蒸着しガラス基板106上に一様に150
0Å付着させた後、幅200μ、長さ20mmのゲート
電極を形成させるため電極のパターニング、エッチング
をAZ1350J(Ship−ley社製)のフォトレ
ジストを用い通常の方法で行った。 【0046】パターニングされたアルミニウムゲート電
極上に図2に示される装置を用い以下の様にして絶縁層
104としての窒化シリコン層を形成した。 【0047】前記の様にゲート電極101の形成された
ガラス基板106を厚さ0.5cm、大きさ20cmφ
のSUS 304製の基板ホルダに装填して、堆積室2
01内に配設されてある、加熱機構及び上下動機構を有
する大きさ20cmφのSUS304製のアノード電極
202の所定位置に堅固に固定した。 【0048】又、厚さ3mm、大きさ17cmφのSU
S 304製のカソード電極203上には、厚さ3m
m、大きさ17cmφの、前記ガラス基板と同様に清浄
化処理を施した石英板205を設置した。 【0049】次に、ヒーター204をON状態にして、
ガラス基板を均一にして250〜260℃に保温し乍
ら、堆積室201内をB−Aゲージ(ANELVA製)
の指示が圧力1.0×10-4Paになるまで排気した。 【0050】この時、ストップバルブ209−1〜20
9−8は全て閉じた状態を維持した。又、ガス流量制御
装置(MFC)210−1〜110−8としてはサーマ
ルマスフロ−コントローラ(Tylan Corpor
ation製 FC−260)を使用した。 【0051】次に、N2 ガスライン211−1のMFC
210−1の指示を100SCCMに設定し、次いで水
素ベースシランガス(SiH4 濃度10vol%)ライ
ン211−2のMFC210−2の指示を5SCCMに
設定した。その後、ストップバルブ209−1,209
−2を開き、図3に模式的に示した如き、管内径2.5
mmで、0.1mmφのガス流出口を11個設けた環径
21cmφり環状ガス導入管206より前記のガスを流
出させ、堆積室201内の圧力が隔膜型真空計(MKS
バラトロン製 211AHS)で15Paになるように
排気系を調整した。続いて、アノード電極202とカソ
ード電極203間を50mmに保ち、環状のガス導入管
206をアース電位に接地すると共にガス導入管206
のガス流出口とカソード電極203間を40mmに保
ち、アノード電極202とカソード電極203間に高周
波電界を印加し堆積室201内にプラズマを発生させ
た。 【0052】この場合、投入される高周波電圧を0.4
KV、高周波電力を5Wにした。この様な条件でプラズ
マを1時間維持させてゲート電極101を覆う様にして
基板106上に窒化シリコンを堆積させて0.12μ厚
の絶縁層104を形成した。 【0053】次に前記絶縁層106上に該層106作成
装置と同一装置を用い次の様にして水素化非晶質シリコ
ン(a−Si:H)を堆積させた半導体層105を形成
した。絶縁層106形成後ストップバルブ209−1を
閉じ、ドーピングガスを堆積室201内に導入させずに
水素ベースシランガスライン211−2のストップバル
ブ209−2は開いた状態でかつMFC210−1の指
示を60SCCMに設定し、アノード電極202とカソ
ード電極203間に高周波電界を印加して堆積室201
内にプラズマを発生させて、ドーパント材料によりドー
ピングされていないa−Si−Hを堆積させた。このと
きの投入される高周波電圧は0.4KV、高周波電力は
5Wであった。プラズマは2時間維持させて0.4μ厚
の半導体層105を形成した。 【0054】このときの半導体層105の比抵抗は2.
0×1011Ω・cmであった。 【0055】(各試料個別の条件及び作成手順) (A):上記の様にして半導体層105の形成された基
板106を真空を破って堆積室201の外に取出し、ソ
ース電極102、ドレイン電極103を半導体層105
表面上に形成する為に、ゲート電極101の形成と同様
に半導体層105の表面にAlを蒸着した。 【0056】次いで、ソース電極102とドレイン電極
103との間の距離L(チャンネル部分)が50μ、ソ
ース電極102及びドレイン電極の長さZが10mmに
なる様にパターニングとエッチング処理を施して試料A
を作成した。 【0057】(B):試料Aと同様に、半導体層105
までを形成した後、一旦真空を破って、基板106を堆
積室201内に取出した後、再び堆積室201の所定位
置に設置した。その後、n+層107を次の様にして形
成し、次いで試料Aと同様の条件と手順でソース電極1
02及びドレイン電極103をn+層107表面上に形
成し試料Bを作成した。 【0058】水素ベースシランガス(SiH4 濃度1v
ol%)ライン211−2MFC210−2の指示を4
0SCCMに、水素ベースフォスクインガス(PH3 濃
度100ppm)ライン211−4のMFC210−4
の指示を20SCCMに設定した状態でアノード電極2
02とカソード電極203間に高周波電界を印加し堆積
室201内にプラズマを発生させn+層107を形成し
た。 【0059】このときの投入される高周波電圧は0.4
KV、高周波電力は5Wでありプラズマは1時間維持さ
せて0.1μ厚のn+層107が形成された。 【0060】次に試料Aと同様にして、ソース電極10
2、ドレイン電極103とを電極間距離Lが50μ、電
極の長さZが10mmになる様にパターニング及びエッ
チング処理を施した。この際AlのエッチングはH3 P
O4 :CH3 COOH:HNO3 :H2 O=25:5:
1:4からなる液にて行った。 【0061】チャンネル部分のn+層のエッチングはH
F:HNO3 :CH3 COOH=1:20:30からな
る組成液にて行い、20sec間浸漬することによりn
+層を完全に除去した。 【0062】(C):試料Aと同様に半導体層105ま
でを形成した後、一旦グロー放電を起こす為の高周波電
界を0にし(グロー放電を一旦中止し)ストップバルブ
209−2を閉じた。 【0063】次に、MFC210−3及び210−4の
指示を各々40SCCM、20SCCMに設定した後、
速やかにストップバルブ209−3,209−4を全開
して混合ガスを環状ガス導入管6から堆積室201内に
流出させ投入される高周波電圧を、0.4KV、高周波
電力を5Wとしてグロー放電を再開させn+層107を
形成した。この際、プラズマは1時間維持させて0.1
μ厚のn+層を得た。次に大気中に取出してAlを真空
蒸着しパターニング、エッチング処理を施した。Alの
エッチング液は試料A,Bと同一であり、チャンネル部
分のn+層のエッチング液はHF:HNO3 :CH3 C
OOH=1:20:30からなる液で除去した。ソース
・ドレイン間距離L、ソース、ドレイン電極長Zは試料
A,Bと同一である。この様にして作成した試料を試料
Cとした。 【0064】(D):試料Cと比べ、半導体層105形
成後高周波電界を0とせず、グロー放電が生じた状態で
速やかに、ストップバルブ209−2を閉じ、次に予め
MFC210−3,210−4の指示をそれぞれ40S
CCM,20SCCMに設定して置いてストップバルブ
209−3,209−4を開いた。このとき堆積室20
1内の圧力は15Paから若干変動したが放電は維持さ
れ、約1分後15paになった。このときの高周波電力
は半導体層105の形成の場合と同じ5Wであった。 【0065】この様な条件でグロー放電を1時間維持さ
せ0.1μ厚のn+層107を形成し、その後試料Cと
同様なパターニング、エツチング処理を施し同一形状の
ソース電極102、ドレイン電極103を形成した。こ
れを試料Dとした。 【0066】なお上記条件で作成したn+層107の比
抵抗値は試料B,C,Dともに0.4Ω・cmであっ
た。 【0067】この様にして作成した試料A,B,C,D
に関しゲート、ソース、ドレインの各電極に対しリード
線とり出しのためAlのワイヤーボンディングを施し、
図4に示す如くソース電極102はエレクトロメーター
K(Keithley製616型)に接続し、ドレイン
電極103はソース、ドレイン間に電界を印加する為に
電源VD に、ゲート電極101はチャンネル部に電荷を
誘起させる為の電源VG に接続しVG をパラメータと
し、VD を変化させてソース・ドレイン間に流れる電流
ID をエレクトロメーターKにて読み取った。 【0068】図5にVG =1.5Vのときの試料A,
B,C,DのVD に対するID の変化の振るまいを示
す。 【0069】VD =1.0Volt以下の低電圧領域で
明らかなようにオーミック接触が充分にとれている即ち
VD に対しID が線型に変化しているのは試料Dだけで
あった。又オーミック性はD,C,B,Aの順に良好で
なくなることもこの図から直ちに判る。 【0070】ゲート電圧を変えてもVD-ID 特性におけ
る低いVD 領域では図5と同様の傾向を示した。 【0071】実施例2 半導体層105及びn+層107を下記に示す方法で形
成し、その他層構成及び形状等は全て実施例1と同一条
件で作成して4種類のTFT素子(試料A−2,B−
2,C−2,D−2)を形成しオーミック接触について
検討した。 【0072】半導体105はSiF4 ガスをMFC21
0−6の指示を4SCCMに、水素ガスをMFC210
−7の指示を4SCCMに設定し、各々のストップバル
ブ209−6,209−7を開き環状ガス導入管206
から堆積室201内に流出させ堆積室201内の圧力が
隔膜型真空計(MKSバラトロン製221AHS)で8
0Paになるよう排気系を調整した。又ヒーター204
をON状態にしてガラス基板の温度が350℃になるよ
うにした。なおアノード電極202、カソード電極20
3間距離などは実施例1と略々同一にした。 【0073】アノード電極202とカソード電極203
間に高周波電界を印加し堆積室201内にグロー放電を
発生させた。 【0074】なお、ゲート電圧VG が零のとき、ソース
・ドレイン間の抵抗(チャンネル部の抵抗)はいずれの
場合も2.5×109 Ω〜3.0×109 Ωと殆んど変
わらなかった。 【0075】この際、投入される高周波電圧は0.7K
V、高周波電力は30Wであった。 【0076】グロー放電によって形成されるプラズマは
40分間維持させて0.3μ厚の半導体層105を作成
した。n+層107はSiF4 ガスをMFC210−6
の指示を40SCCMに、水素ベースフォスフィンガス
(オスフィン10vol%)をMFC210−8の指示
を2SCCMに設定しストップバルブ209−6,20
9−7,209−8を開放にし半導体層105形成時と
同様に堆積室内201へ流出させ堆積室201内の圧力
を80Paになるようにし、ガラス基板温度は350℃
に設定し高周波電圧を0.75KV、高周波電力は50
Wで、n+層を形成させた。 【0077】この際グロー放電によって形成されたプラ
ズマは15分間維持させて、0.1μ厚のn+層を得
た。 【0078】なおこのときのn+層の比抵抗値は試料B
−2,C−2,D−2共に1.2Ω・cmであった。 【0079】なお、本実施例における試料A−2,B−
2,C−2,D−2は実施例1における試料A,B,
C,Dに各々対応する。即ち、試料A−2が試料Aに、
試料B−2が試料Bに、試料C−2が試料Cに、試料D
−2が試料Dに、それぞれ対応している。試料B−2,
C−2,D−2においてチャンネル部分のn+層のエッ
チングはHF:HNO3 :CH3 COOH=3:5:8
0からなる液にて行い、40sec間浸漬することによ
りチャンネル部分のn+層を完全に除去した。その他パ
ターニング、エッチングは実施例1と同一にして施し
た。 【0080】実施例1と同様ソース、ドレイン間電圧V
D に対するドレイン電流ID をしらべた結果(このとき
VG =1.5volt)を図6に示す。直ちに判明され
るようにオーミック接触は試料D−2で完全にとれてい
るが他の試料A−2,B−2,C−2は良好でないこと
がわかる。 【0081】絶縁層106として窒化シリコンの代わり
にSiO2 のスパッタリング膜(膜厚0.1μ)を用い
ても同様の傾向が認められ、ソース、ドレイン電極と半
導体層105のオーミック接触は該半導体層105とn
+層107の放電を維持した状態で連続して付着させる
ことにより達成される事が判明した。 【0082】一方実施例ではn+層形成のためドーピン
グ材料としてPH3 の例を掲げたがAsH3 を混合した
ガスを用いてn+層を形成しても良い結果が得られた。 【0083】なお、半導体層形成の為原材料として上記
の実施例ではSiH4 ,SiF4 の例を掲げたが勿論S
iH4 ,SiF4 の混合ガスを用いてもよいことは当然
である。 【0084】 【発明の効果】以上詳述したように、本願発明のアクテ
ィブマトリクス回路に用いられる非晶質シリコン薄膜ト
ランジスタは、水素化又は/及び弗素化非晶質シリコン
半導体層を用いてダングリングボンド(不飽和電子対)
が補償され半導体特性が極めて優れたものとなる。従っ
てアクティブマトリクス回路も優れた性能を示す。 【0085】本発明のアクティブマトリクス回路に用い
られる非晶質シリコン薄膜トランジスタは電極と半導体
層との間にn+層を設け、それ等の間に良好なオーミッ
ク接触をさせることで、従来の非晶質シリコン薄膜トラ
ンジスタの有していたゲート電圧一定時のVD −ID 特
性がVD の小さい領域において非直線性を示す。云い換
えればVD を増加させてもID があまり増加しない、と
いうトランジスタの特性としては好ましくない特性の問
題を解決し、非常に優れたトランジスタ特性を有するも
のとなる。
回路に関する。 【0002】 【従来の技術】最近、水素化非晶質シリコン(a−S
i:H)を用いた薄膜トランジスタ(TFT)が液晶素
子駆動用のトランジスタとして有用である事がP.G.
LeComber等によって提示されたElectro
nic Letters Vol.15 No.6,1
79〜181(1979)。 【0003】その構造は、基板上に、ゲート電極、該ゲ
ート電極を覆う様に設けられた窒化シリコンから成る絶
縁層及び該層上にa−Si:Hから成る半導体層、該半
導体層上に並置してアルミニウムから成るソース電極及
びドレイン電極とを設けたものである。 【0004】この様な構造のa−Si:H−TFTはゲ
ート電極に一定電圧(VG )を印加し、ソース電極とド
レイン電極間の電圧(VD )を変化させた際のソース電
極とドレイン電極間を流れる電極(ID )は、VD が小
さい領域で殆んど変わらず、増加する傾向を示さない。
即ち、所謂VD −ID 特性がVD の小さい領域に於いて
線型的にならずにVD −ID 特性曲線が歪んだものと成
り好ましいトランジスタ特性を示さない。これ等は、a
−Si:Hから成る半導体層と電極との間に充分なるオ
ーミック接触が形成されていない事に起因している。 【0005】 【課題を解決するための手段及び作用】本発明は、斯か
る点に鑑み成されたものであって、VD −ID 特性曲線
に歪みのない好ましいトランジスタ特性を示す非晶質シ
リコン(a−Si)TFTを設けたアクティブマトリク
ス回路を提供することを目的とする。 【0006】本発明のアクティブマトリクス回路は、ア
クティブマトリクス型表示素子に使用され、マトリクス
状に配された非晶質シリコン薄膜トランジスタを有する
アクティブマトリクス回路であって、前記非晶質シリコ
ン薄膜トランジスタが、基板上に設けられたゲート電
極、該ゲート電極上に絶縁層、該絶縁層を大気に晒さな
いで形成した水素化又は/及び弗素を含有する非晶質シ
リコンからなる半導体層、該半導体層に互いに隔離され
て並列的に配置された水素原子と燐原子あるいは砒素原
子を含有するガス、シリコン原子を含有するガス及び水
素ガスを含む雰囲気とした該堆積室内でグロー放電を生
起させて形成した第1のn+層及び第2のn+層、該第
1のn+層に接して設けたソース電極、前記第2のn+
層に接して設けたドレイン電極、とを有する非晶質シリ
コン半導体トランジスタで構成し、前記ゲート電極は前
記第1のn+層及び第2のn+層と前記半導体層を介し
て重なりを形成するゲート電極幅をもち、該重なりを形
成する部分に、少なくとも前記第1のn+層と前記ソー
ス電極及び第2のn+層と前記ドレイン電極がそれぞれ
位置していることを特徴とする。 【0007】以下、本発明を図面に従って具体的に説明
する。 【0008】図1は、本発明のアクティブマトリクス回
路に使用される非晶質シリコン薄膜トランジスタの一構
造を示す模式的な斜視部分図である。 【0009】図1には、水素化又は/及び弗粗化非晶質
シコリンからなる半導体層、該半導体層に接して設けた
電気的な絶縁層、該絶縁層に接し、且つ前記半導体層と
は反対側に配置させたゲート電極、前記半導体層をはさ
んで前記ゲート電極とは反対側に、互いに離隔されて並
列的に配置された非晶質シリコンを母体とした第1のn
+層及び第2のn+層、該第1のn+層に接して設けたソ
ース電極、前記第2のn+層に接して設けたドレイン電
極、とを有する非晶質シリコン薄膜トランジスタであっ
て、前記ゲート電極が前記第1のn+層と第2のn+層と
重なりを形成するゲート電極幅をもち、前記半導体層が
ドーピング材料によりドーピングされていないノンドー
プ半導体層からなり、且つ前記ゲート電極幅にわたって
設けられている非晶質薄膜トランジスタが示されてい
る。 【0010】図1に示されるa−Si−TFT100
は、ガラス、セラミックス等から成る基板106上に、
ゲート電極101、該ゲート電極101を覆う様に電気
的な絶縁層104及び水素化又は/及び弗素化非晶質シ
リコンから成る半導体層105を順次積層して形成さ
れ、半導体層105の面108上には並置的関係で離隔
されて、第1のn+層107−1、第2のn+層107−
2が設けられ、更に、第1のn+層107−1上にはソ
ース電極102、第2のn+層107−2上にはドレイ
ン電極103が各々設けられた構造を有した構成とされ
てある。 【0011】半導体層105上の表面(クリーンサーフ
ェス)108ら接触して設けられる第1のn+層107
−1及び第2のn+層107−2は、半導体層105を
形成した後、該層表面108を大気又は酸素に晒すこと
なく形成されている。 【0012】この様に、半導体105の表面108が層
形成直後のクリーンな状態の中に、n+層を形成する事
によって半導体層105とn+層107との界面に於い
て、良好なオーミック接触が形成され、VD −ID 特性
曲線に歪みのない優れたトランジスタ特性を示すa−S
i−TFTが得られる。 【0013】本発明に於いて、ゲート電極101、ソー
ス電極102及びドレイン電極103の各電極を構成す
る材料としては、Al,Au又はこれらの合金Mo,P
t,Pd等が有効なものとして使用され得、各電極の層
厚とては通常0.01〜0.02μとされ、真空蒸着法
等の通常の電極形成法に従って形成される。 【0014】電気的な絶縁層104は、スパッタ法によ
るSiO2 膜、グロー放電堆積法による窒化シリコン膜
等で構成され、この外、Al2O3等も有効な材料として
使用される。 【0015】半導体層105及びn+層107は、H又
は/及びFでダングリングボンド(不飽和電子対)が補
償された非晶質シリコンを母体として形成される。 【0016】上記の補償された非晶質シリコンの形成に
は、水素又は/及び弗素とシリコンとの化合物を使用し
所謂グロー放電分解法に従って行われる。 【0017】本発明のアクティブマトリクス回路に用い
られる非晶質シリコン薄膜トランジスタを製造するため
に、使用される水素又は/及び弗素とシリコンとの化合
物としては、シラン類、弗化シラン類、弗化シリコン類
等で比較的容易にガス状態に成り得るものが好ましい材
料として挙げられ、その中で例えば、SiH4 ,Si2
H6 ,SiF4 等が殊に有効なものとして挙げる事が出
来る。 【0018】これ等の化合物は、半導体層及びn+層を
形成する際にH2 ガスを稀釈ガスとして所定の稀釈度合
いでガス状態で減圧にし得る堆積室内に所定の圧力の下
に導入される。 【0019】n+層を形成する際には、上記の化合物の
他にドーパント導入用の化合物として、燐と水素との化
合物又は/及び砒素と水素との化合物を堆積室内に共存
させてグロー放電を起してn+層を形成する。この時形
成される層には、ドーパント導入用化合物の堆積室内へ
の導入量及び共存割合に従ってドーパントとしての燐又
は/及び砒素が導入され、n+層特性の強弱が制御され
る。 【0020】本発明のアクティブマトリクス回路に用い
られる非晶質シリコン薄膜トランジスタを製造するため
に、有効に使用される燐と水素との化合物としては、具
体的には例えばPH3 が、砒素と水素との化合物として
はAsH3 を挙げる事が出来る。この他、容易にガス化
し得る化合物であれば、分子量の大きいものも採用し得
るものである。 【0021】本発明に於いて、その目的を効果的に達成
する為には、n+層107を形成する際に、既に形成さ
れてある半導体層105の表面を例えば堆積室内の真空
を破る等して大気に晒す様なことはせず、形成直後の新
鮮な状態の表面にn+層を形成する必要がある。 【0022】更には、n+層107の形成に際し、母体
ガスとしてのシリコンと水素又は/及び弗素との化合物
とドーパント導入用のガスとしてのドーパントガスであ
るシリコンと燐の化合物又は/及びシリコンと砒素との
化合物の堆積室内への導入の割合を正確に制御する必要
がある。本発明におけるその割合は、シリコンと水素の
化合物を母体ガスとして使用する場合には、母体ガスに
対してドーパントガスを通常は50〜5×104 pp
m、好適には102 〜104 ppmとされるのが望まし
いものである。シリコンと弗素との化合物を母体ガスと
して使用する場合には、母体ガスに対してドーパントガ
スは通常30〜3×104 ppm、好ましくは50〜1
04 ppmの割合で混合されるのが望ましいものであ
る。 【0023】この様な混合割合に従って、所定量のガス
をグロー放電を生起させる堆積室内に導入して共存させ
ることで形成された雰囲気中でグロー放電を生起させ、
該グロー放電を利用して前記の半導体層105の新鮮な
表面上に直に第1のn+層107−1と第2のn+層10
7−2とを離隔させて並置的関係に設けることにより、
良好なトランジスタ特性を示す非晶質シリコンTFTを
得ることが出来る。 【0024】半導体層105を形成する際の母体ガスと
しての水素又は/及び弗素とシリコンの化合物はそれ等
だけで堆積室内に存在させてもよいが、好ましくはHe
ガス又は/及びH2 ガスによって稀釈されて堆積室内に
存在させられる。この際の稀釈ガスとしての割合は、水
素とシリコンの化合物からなる母体ガスに対して、通常
は99.9:1〜1:9、好適には99:1〜7:3と
されるのが望ましいものである。また弗素とシリコンの
化合物からなる母体ガスに対して、通常は2:1〜5
0:1、好適には5:1〜20:1とされるのが望まし
いものである。 【0025】本発明のアクティブマトリクス回路に用い
られる非晶質シリコン薄膜トランジスタを製造するため
に、稀釈ガスとしては、殊にH2 ガスが好ましいものと
して挙げる事が出来る。殊に、弗素とシリコンとの化合
物を使用する場合には、H2ガスを稀釈ガスとして使用
する方が良い結果を得ることが出来る。 【0026】上記の層作成条件の他、形成される半導体
層105の特性に及ぼす重要な因子としては、特に基板
温度、層形成時の圧力、及びグロー放電電力を挙げる事
が出来る。 【0027】これ等の因子は、本発明に於いては、その
目的をより効果的に達成する為に、次の数値範囲内に制
御されて、層形成が成される。 【0028】水素化非晶質シリコン(a−Si:H)の
場合には基板温度として通常は100℃〜300℃、全
圧力としては通常0.10〜1.0Torr、放電電力
としては通常0.005〜0.1W/cm2 とされるの
が望ましい。 【0029】弗素化非晶質シリコン(a−Si:F)、
及び水素弗素化非晶質シリコン(a−Si:F,H)で
は基板温度は通常200℃〜500℃、全圧力は通常
0.10〜1.0Torr、放電電力は通常0.1〜1
W/cm2 とされるのが望ましい。 【0030】形成されるn+層107の比抵抗値はより
効果的に本発明の目的を達成する為に103 Ωcm以下
にされるのが望ましいものである。 【0031】この様にn+層107の比抵抗値を103
Ωcm以下とするには、前記の層形成条件の他に基板温
度、全ガス圧力、グロー放電電力の条件を精確に設定し
て行う必要がある。その様な条件は、シリコンと水素の
化合物を母体ガスに使用する場合には基板温度として
は、通常100℃〜300℃、全圧力としては通常0.
10〜1.0Torr、放電電力としては通常0.01
〜0.1W/cm2 の範囲を好ましいものとして挙げる
ことが出来る。 【0032】母体ガスとして、シリコンと弗素との化合
物を使用する場合には、基板温度としては、通常200
℃〜500℃、全ガス圧力としては通常0.10〜1.
0Torr、放電電力としては通常0.1〜1W/cm
2 の範囲内で制御する必要がある。 【0033】n+層を形成する際に、母体ガスとしての
シリコンと水素との化合物又は/及びシリコンと弗素と
の化合物と、ドーパントガスとしてのシリコンと燐との
化合物又は/及びシリコンと砒素との化合物の他に望ま
しくは稀釈ガスとしてHe,H2 等のガスを用いて所定
の割合に稀釈するのが好ましいものであり、殊にH2ガ
スの使用は良好な結果を得ることが出来、好ましいもの
である。 【0034】この際、稀釈ガスの混合割合は、水素とシ
リコンの化合物からなる母体ガスに対しては稀釈ガス以
外の残余ガスの割合との比で、通常は99.9:1〜
1:9、好ましくは99:1〜7:3とされるのが望ま
しいものである。 【0035】また弗素とシリコンの化合物からなる母体
ガスに対しては、稀釈ガス以外の残余ガスの割合との比
で2:1〜50:1、好ましくは5:1〜20:1とさ
れるのが望ましいものである。 【0036】本発明に於いては、半導体層105及びn
+層の層厚としては所望されるトランジスタ特性が得ら
れる様に所望に従った設計に基づいて適宜決定されるも
のであるが、半導体層105は通常500Å〜5μ、好
ましくは1000Å〜1μとされn+層107は通常2
00Å〜0.2μ、好ましくは500Å〜1000Åと
されるのが望ましいものである。 【0037】以上の説明及び以下の実施例においては、
所謂スターガー型の構造TFTに就いて記したが、本発
明は、これに限定されることなく、コプレーナー型の構
造のTFTも含むものである。 【0038】本発明のアクティブマトリクス回路に用い
られる非晶質シリコン薄膜トランジスタを製造するに際
しては、半導体層とn+層とを連続的に形成する点及び
ソース電極、ドレイン電極間のチャンネルの抵抗はゲー
ト電圧によって変調されねばならないのでチャンネル部
分のn+層は除去する必要があるためエッチング法等に
よるチャンネル部のn+層の除去の点からみてソース電
極、ドレイン電極がn+層の上部にある層構成が望まし
い。 【0039】コプレーナー型の構造TFTを作成する場
合、各電極、n+層、半導体層、及び絶縁層の作成条件
は前記したスターガー型の構造のTFTの場合と本質的
には同じであって、ただ、それ等の作成順が異なるだけ
である。 【0040】コプレーナー型TFTを作成する場合に
は、先ず、所定通りの洗滌処理を施した基板を用意し、
該基板を堆積室内の所定位置に設置して、グロー放電法
によって半導体層を形成する。半導体層の形成後、引続
き堆積室内の真空を破ることなく、グロー放電を維持し
乍ら層形成の原料ガスを変えてn+層を前記半導体層上
に形成する。n+層の形成後、該n+層を所定のパターニ
ング及びエッチング処理に従って一部分を除去して2つ
の離隔された部分に分離し、第1のn+層及び第2のn+
層を半導体層の表面上に並列的に形成する。 【0041】その後、グロー放電法、スパッターリング
法或いは真空蒸着法によって前記n+層の除去された部
分に絶縁層を設ける。 【0042】次いで、第1のn+層上にはソース電極
を、第2のn+層上にはドレイン電極を、絶縁層上には
ゲート電極を作成する。 【0043】上記において、絶縁層と各電極の形成順は
逆にしても良いもので、都合に応じて種々の順序で、そ
れ等は形成されても良いものである。 【0044】 【実施例】 実施例1 図1に示す層構成で、以下のA〜Dの4種類の試料を作
成して、各々のトランジスタ特性を測定した。 【0045】(試料A)図1の構造に於いて、n+層1
07のないもの (試料B)図1の構造において、半導体層105を形成
した後、該層105の表面を大気に晒し、その後に、そ
の表面上に直にn+層107を設けたもの (試料C)図1の構造において、半導体層105を形成
した後、該層105の表面を大気に晒さないが、グロー
放電を一旦止め、その後に、前記表面上に直にn+層1
07を形成したもの (試料D)図1の構造において、グロー放電を止めるこ
となく(略々一定の放電電圧を維持した状態で)半導体
層105とn+層107とを連続的に形成したもの (その他の共通の条件及び作成手順)基板106は厚さ
1.2mm、大きさ70×70mmのコーニング社製 #
7059ガラスを用いた。該ガラス基板は中性洗剤を用
い超音波洗滌を30分行い、次いで蒸留水、イオン交換
水の順に充分洗滌したのち真空赤外乾燥機にて充分乾燥
した。続いて弗酸、硝酸、酢酸が1:1:80の割合で
混合された液により15sec間エッチングを施したの
ち酢酸、水により充分洗滌し、引続きイソプロパノール
で超音波洗滌を30分行い真空赤外乾燥機で乾燥させて
表面を清浄化処理した。このように表面化処理したガラ
ス基板106上にアルミニウムを圧力1.5×10-4P
aの下で真空蒸着しガラス基板106上に一様に150
0Å付着させた後、幅200μ、長さ20mmのゲート
電極を形成させるため電極のパターニング、エッチング
をAZ1350J(Ship−ley社製)のフォトレ
ジストを用い通常の方法で行った。 【0046】パターニングされたアルミニウムゲート電
極上に図2に示される装置を用い以下の様にして絶縁層
104としての窒化シリコン層を形成した。 【0047】前記の様にゲート電極101の形成された
ガラス基板106を厚さ0.5cm、大きさ20cmφ
のSUS 304製の基板ホルダに装填して、堆積室2
01内に配設されてある、加熱機構及び上下動機構を有
する大きさ20cmφのSUS304製のアノード電極
202の所定位置に堅固に固定した。 【0048】又、厚さ3mm、大きさ17cmφのSU
S 304製のカソード電極203上には、厚さ3m
m、大きさ17cmφの、前記ガラス基板と同様に清浄
化処理を施した石英板205を設置した。 【0049】次に、ヒーター204をON状態にして、
ガラス基板を均一にして250〜260℃に保温し乍
ら、堆積室201内をB−Aゲージ(ANELVA製)
の指示が圧力1.0×10-4Paになるまで排気した。 【0050】この時、ストップバルブ209−1〜20
9−8は全て閉じた状態を維持した。又、ガス流量制御
装置(MFC)210−1〜110−8としてはサーマ
ルマスフロ−コントローラ(Tylan Corpor
ation製 FC−260)を使用した。 【0051】次に、N2 ガスライン211−1のMFC
210−1の指示を100SCCMに設定し、次いで水
素ベースシランガス(SiH4 濃度10vol%)ライ
ン211−2のMFC210−2の指示を5SCCMに
設定した。その後、ストップバルブ209−1,209
−2を開き、図3に模式的に示した如き、管内径2.5
mmで、0.1mmφのガス流出口を11個設けた環径
21cmφり環状ガス導入管206より前記のガスを流
出させ、堆積室201内の圧力が隔膜型真空計(MKS
バラトロン製 211AHS)で15Paになるように
排気系を調整した。続いて、アノード電極202とカソ
ード電極203間を50mmに保ち、環状のガス導入管
206をアース電位に接地すると共にガス導入管206
のガス流出口とカソード電極203間を40mmに保
ち、アノード電極202とカソード電極203間に高周
波電界を印加し堆積室201内にプラズマを発生させ
た。 【0052】この場合、投入される高周波電圧を0.4
KV、高周波電力を5Wにした。この様な条件でプラズ
マを1時間維持させてゲート電極101を覆う様にして
基板106上に窒化シリコンを堆積させて0.12μ厚
の絶縁層104を形成した。 【0053】次に前記絶縁層106上に該層106作成
装置と同一装置を用い次の様にして水素化非晶質シリコ
ン(a−Si:H)を堆積させた半導体層105を形成
した。絶縁層106形成後ストップバルブ209−1を
閉じ、ドーピングガスを堆積室201内に導入させずに
水素ベースシランガスライン211−2のストップバル
ブ209−2は開いた状態でかつMFC210−1の指
示を60SCCMに設定し、アノード電極202とカソ
ード電極203間に高周波電界を印加して堆積室201
内にプラズマを発生させて、ドーパント材料によりドー
ピングされていないa−Si−Hを堆積させた。このと
きの投入される高周波電圧は0.4KV、高周波電力は
5Wであった。プラズマは2時間維持させて0.4μ厚
の半導体層105を形成した。 【0054】このときの半導体層105の比抵抗は2.
0×1011Ω・cmであった。 【0055】(各試料個別の条件及び作成手順) (A):上記の様にして半導体層105の形成された基
板106を真空を破って堆積室201の外に取出し、ソ
ース電極102、ドレイン電極103を半導体層105
表面上に形成する為に、ゲート電極101の形成と同様
に半導体層105の表面にAlを蒸着した。 【0056】次いで、ソース電極102とドレイン電極
103との間の距離L(チャンネル部分)が50μ、ソ
ース電極102及びドレイン電極の長さZが10mmに
なる様にパターニングとエッチング処理を施して試料A
を作成した。 【0057】(B):試料Aと同様に、半導体層105
までを形成した後、一旦真空を破って、基板106を堆
積室201内に取出した後、再び堆積室201の所定位
置に設置した。その後、n+層107を次の様にして形
成し、次いで試料Aと同様の条件と手順でソース電極1
02及びドレイン電極103をn+層107表面上に形
成し試料Bを作成した。 【0058】水素ベースシランガス(SiH4 濃度1v
ol%)ライン211−2MFC210−2の指示を4
0SCCMに、水素ベースフォスクインガス(PH3 濃
度100ppm)ライン211−4のMFC210−4
の指示を20SCCMに設定した状態でアノード電極2
02とカソード電極203間に高周波電界を印加し堆積
室201内にプラズマを発生させn+層107を形成し
た。 【0059】このときの投入される高周波電圧は0.4
KV、高周波電力は5Wでありプラズマは1時間維持さ
せて0.1μ厚のn+層107が形成された。 【0060】次に試料Aと同様にして、ソース電極10
2、ドレイン電極103とを電極間距離Lが50μ、電
極の長さZが10mmになる様にパターニング及びエッ
チング処理を施した。この際AlのエッチングはH3 P
O4 :CH3 COOH:HNO3 :H2 O=25:5:
1:4からなる液にて行った。 【0061】チャンネル部分のn+層のエッチングはH
F:HNO3 :CH3 COOH=1:20:30からな
る組成液にて行い、20sec間浸漬することによりn
+層を完全に除去した。 【0062】(C):試料Aと同様に半導体層105ま
でを形成した後、一旦グロー放電を起こす為の高周波電
界を0にし(グロー放電を一旦中止し)ストップバルブ
209−2を閉じた。 【0063】次に、MFC210−3及び210−4の
指示を各々40SCCM、20SCCMに設定した後、
速やかにストップバルブ209−3,209−4を全開
して混合ガスを環状ガス導入管6から堆積室201内に
流出させ投入される高周波電圧を、0.4KV、高周波
電力を5Wとしてグロー放電を再開させn+層107を
形成した。この際、プラズマは1時間維持させて0.1
μ厚のn+層を得た。次に大気中に取出してAlを真空
蒸着しパターニング、エッチング処理を施した。Alの
エッチング液は試料A,Bと同一であり、チャンネル部
分のn+層のエッチング液はHF:HNO3 :CH3 C
OOH=1:20:30からなる液で除去した。ソース
・ドレイン間距離L、ソース、ドレイン電極長Zは試料
A,Bと同一である。この様にして作成した試料を試料
Cとした。 【0064】(D):試料Cと比べ、半導体層105形
成後高周波電界を0とせず、グロー放電が生じた状態で
速やかに、ストップバルブ209−2を閉じ、次に予め
MFC210−3,210−4の指示をそれぞれ40S
CCM,20SCCMに設定して置いてストップバルブ
209−3,209−4を開いた。このとき堆積室20
1内の圧力は15Paから若干変動したが放電は維持さ
れ、約1分後15paになった。このときの高周波電力
は半導体層105の形成の場合と同じ5Wであった。 【0065】この様な条件でグロー放電を1時間維持さ
せ0.1μ厚のn+層107を形成し、その後試料Cと
同様なパターニング、エツチング処理を施し同一形状の
ソース電極102、ドレイン電極103を形成した。こ
れを試料Dとした。 【0066】なお上記条件で作成したn+層107の比
抵抗値は試料B,C,Dともに0.4Ω・cmであっ
た。 【0067】この様にして作成した試料A,B,C,D
に関しゲート、ソース、ドレインの各電極に対しリード
線とり出しのためAlのワイヤーボンディングを施し、
図4に示す如くソース電極102はエレクトロメーター
K(Keithley製616型)に接続し、ドレイン
電極103はソース、ドレイン間に電界を印加する為に
電源VD に、ゲート電極101はチャンネル部に電荷を
誘起させる為の電源VG に接続しVG をパラメータと
し、VD を変化させてソース・ドレイン間に流れる電流
ID をエレクトロメーターKにて読み取った。 【0068】図5にVG =1.5Vのときの試料A,
B,C,DのVD に対するID の変化の振るまいを示
す。 【0069】VD =1.0Volt以下の低電圧領域で
明らかなようにオーミック接触が充分にとれている即ち
VD に対しID が線型に変化しているのは試料Dだけで
あった。又オーミック性はD,C,B,Aの順に良好で
なくなることもこの図から直ちに判る。 【0070】ゲート電圧を変えてもVD-ID 特性におけ
る低いVD 領域では図5と同様の傾向を示した。 【0071】実施例2 半導体層105及びn+層107を下記に示す方法で形
成し、その他層構成及び形状等は全て実施例1と同一条
件で作成して4種類のTFT素子(試料A−2,B−
2,C−2,D−2)を形成しオーミック接触について
検討した。 【0072】半導体105はSiF4 ガスをMFC21
0−6の指示を4SCCMに、水素ガスをMFC210
−7の指示を4SCCMに設定し、各々のストップバル
ブ209−6,209−7を開き環状ガス導入管206
から堆積室201内に流出させ堆積室201内の圧力が
隔膜型真空計(MKSバラトロン製221AHS)で8
0Paになるよう排気系を調整した。又ヒーター204
をON状態にしてガラス基板の温度が350℃になるよ
うにした。なおアノード電極202、カソード電極20
3間距離などは実施例1と略々同一にした。 【0073】アノード電極202とカソード電極203
間に高周波電界を印加し堆積室201内にグロー放電を
発生させた。 【0074】なお、ゲート電圧VG が零のとき、ソース
・ドレイン間の抵抗(チャンネル部の抵抗)はいずれの
場合も2.5×109 Ω〜3.0×109 Ωと殆んど変
わらなかった。 【0075】この際、投入される高周波電圧は0.7K
V、高周波電力は30Wであった。 【0076】グロー放電によって形成されるプラズマは
40分間維持させて0.3μ厚の半導体層105を作成
した。n+層107はSiF4 ガスをMFC210−6
の指示を40SCCMに、水素ベースフォスフィンガス
(オスフィン10vol%)をMFC210−8の指示
を2SCCMに設定しストップバルブ209−6,20
9−7,209−8を開放にし半導体層105形成時と
同様に堆積室内201へ流出させ堆積室201内の圧力
を80Paになるようにし、ガラス基板温度は350℃
に設定し高周波電圧を0.75KV、高周波電力は50
Wで、n+層を形成させた。 【0077】この際グロー放電によって形成されたプラ
ズマは15分間維持させて、0.1μ厚のn+層を得
た。 【0078】なおこのときのn+層の比抵抗値は試料B
−2,C−2,D−2共に1.2Ω・cmであった。 【0079】なお、本実施例における試料A−2,B−
2,C−2,D−2は実施例1における試料A,B,
C,Dに各々対応する。即ち、試料A−2が試料Aに、
試料B−2が試料Bに、試料C−2が試料Cに、試料D
−2が試料Dに、それぞれ対応している。試料B−2,
C−2,D−2においてチャンネル部分のn+層のエッ
チングはHF:HNO3 :CH3 COOH=3:5:8
0からなる液にて行い、40sec間浸漬することによ
りチャンネル部分のn+層を完全に除去した。その他パ
ターニング、エッチングは実施例1と同一にして施し
た。 【0080】実施例1と同様ソース、ドレイン間電圧V
D に対するドレイン電流ID をしらべた結果(このとき
VG =1.5volt)を図6に示す。直ちに判明され
るようにオーミック接触は試料D−2で完全にとれてい
るが他の試料A−2,B−2,C−2は良好でないこと
がわかる。 【0081】絶縁層106として窒化シリコンの代わり
にSiO2 のスパッタリング膜(膜厚0.1μ)を用い
ても同様の傾向が認められ、ソース、ドレイン電極と半
導体層105のオーミック接触は該半導体層105とn
+層107の放電を維持した状態で連続して付着させる
ことにより達成される事が判明した。 【0082】一方実施例ではn+層形成のためドーピン
グ材料としてPH3 の例を掲げたがAsH3 を混合した
ガスを用いてn+層を形成しても良い結果が得られた。 【0083】なお、半導体層形成の為原材料として上記
の実施例ではSiH4 ,SiF4 の例を掲げたが勿論S
iH4 ,SiF4 の混合ガスを用いてもよいことは当然
である。 【0084】 【発明の効果】以上詳述したように、本願発明のアクテ
ィブマトリクス回路に用いられる非晶質シリコン薄膜ト
ランジスタは、水素化又は/及び弗素化非晶質シリコン
半導体層を用いてダングリングボンド(不飽和電子対)
が補償され半導体特性が極めて優れたものとなる。従っ
てアクティブマトリクス回路も優れた性能を示す。 【0085】本発明のアクティブマトリクス回路に用い
られる非晶質シリコン薄膜トランジスタは電極と半導体
層との間にn+層を設け、それ等の間に良好なオーミッ
ク接触をさせることで、従来の非晶質シリコン薄膜トラ
ンジスタの有していたゲート電圧一定時のVD −ID 特
性がVD の小さい領域において非直線性を示す。云い換
えればVD を増加させてもID があまり増加しない、と
いうトランジスタの特性としては好ましくない特性の問
題を解決し、非常に優れたトランジスタ特性を有するも
のとなる。
【図面の簡単な説明】
【図1】本発明に係わる好適な実施態様例の1つである
トランジスタの構造を説明する為の模式的な斜視部分図
である。 【図2】本発明に係わるトランジスタを製造する為の装
置の一例を示す模式図である。 【図3】本発明に係わるトランジスタを製造する為の装
置の一例を示す模式図であり、図2における点線XYで
切断した場合の断面図である。 【図4】本発明に係わるトランジスタの特性を測定する
為の模式的回路図である。 【図5】本発明に係る実施例における結果を示すVD −
ID 曲線の説明図である。 【図6】本発明に係る実施例における結果を示すVD −
ID 曲線の説明図である。 【符号の説明】 101 ゲート電極 102 ソース電極 103 ドレイン電極 104 絶縁層 105 半導体層 106 基板 107 n+層 108 クリーンサーフェス
トランジスタの構造を説明する為の模式的な斜視部分図
である。 【図2】本発明に係わるトランジスタを製造する為の装
置の一例を示す模式図である。 【図3】本発明に係わるトランジスタを製造する為の装
置の一例を示す模式図であり、図2における点線XYで
切断した場合の断面図である。 【図4】本発明に係わるトランジスタの特性を測定する
為の模式的回路図である。 【図5】本発明に係る実施例における結果を示すVD −
ID 曲線の説明図である。 【図6】本発明に係る実施例における結果を示すVD −
ID 曲線の説明図である。 【符号の説明】 101 ゲート電極 102 ソース電極 103 ドレイン電極 104 絶縁層 105 半導体層 106 基板 107 n+層 108 クリーンサーフェス
フロントページの続き
(72)発明者 畑中 勝則
東京都大田区下丸子3丁目30番2号キヤ
ノン株式会社内
(72)発明者 大久保 幸俊
東京都大田区下丸子3丁目30番2号キヤ
ノン株式会社内
(72)発明者 中桐 孝志
東京都大田区下丸子3丁目30番2号キヤ
ノン株式会社内
(56)参考文献 特開 昭54−127699(JP,A)
特開 昭54−141581(JP,A)
特開 昭54−99576(JP,A)
特公 昭41−8172(JP,B2)
特公 昭40−16459(JP,B2)
昭和55年度電子通信学会総合全国大会
講演論文集 (第2分冊) S55.3
83−13 PP.287〜288
電子通信学会技術研究報告 Vol.
78 No.215 (1971.1.19) C
PM78−63 PP.23〜30
Claims (1)
- (57)【特許請求の範囲】 1.アクティブマトリクス型表示素子に使用され、マト
リクス状に配された非晶質シリコン薄膜トランジスタを
有するアクティブマトリクス回路であって、前記非晶質
シリコン薄膜トランジスタが、基板上に設けられたゲー
ト電極、該ゲート電極上に絶縁層、該絶縁層を大気に晒
さないで形成した水素化又は/及び弗素を含有する非晶
質シリコンからなる半導体層、該半導体層に互いに隔離
されて並列的に配置された水素原子と燐原子あるいは砒
素原子を含有するガス、シリコン原子を含有するガス及
び水素ガスを含む雰囲気とした該堆積室内でグロー放電
を生起させて形成した第1のn+層及び第2のn+層、
該第1のn+層に接して設けたソース電極、前記第2の
n+層に接して設けたドレイン電極、とを有する非晶質
シリコン半導体トランジスタで構成し、前記ゲート電極
は前記第1のn+層及び第2のn+層と前記半導体層を
介して重なりを形成するゲート電極幅をもち、該重なり
を形成する部分に、少なくとも前記第1のn+層と前記
ソース電極及び第2のn+層と前記ドレイン電極がそれ
ぞれ位置していることを特徴とするアクティブマトリク
ス回路。 2.前記n+層の比抵抗値が103Ω以下である請求項
1に記載のアクティブマトリクス回路。 3.前記半導体層の層厚が500オングストローム〜5
μである請求項1に記載のアクティブマトリクス回路。 4.前記n+層の層厚が200オングストローム〜0.
2μである請求項1に記載のアクティブマトリクス回
路。 5.前記ソース電極及びドレイン電極の層厚は0.01
〜0.02μである請求項1に記載のアクティブマトリ
クス回路。 6.前記ゲート電極に印加する電圧が0の時、前記ソー
ス電極とドレイン電極間に形成されるチャネル部の抵抗
が2.5×109Ω〜3.0×109Ωである請求項1
に記載のアクティブマトリクス回路。7.前記水素原子と燐原子あるいは砒素原子を含有する
ガスは、PH3、AsH3から選択される請求項1に記
載のアクテイブマトリクス回路。 8.前記水素原子と燐原子あるいは砒素原子を含有する
ガスは、水素 ガスにより希釈されて前記堆積室内に導入
される請求項1に記載のアクテイブマトリクス回路。 9.前記水素ガスと前記シリコン原子を含有するガスと
の割合は、99.9:1〜1:9の範囲にある請求項1
に記載のアクティブマトリクス回路。 10.前記割合は99.9:1〜7:3の範囲にある請
求項9に記載のアクティブマトリクス回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5185044A JP2714570B2 (ja) | 1980-03-27 | 1993-07-27 | アクティブマトリクス回路 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3925180A JPS56135968A (en) | 1980-03-27 | 1980-03-27 | Amorphous silicon thin film transistor and manufacture thereof |
JP5185044A JP2714570B2 (ja) | 1980-03-27 | 1993-07-27 | アクティブマトリクス回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3925180A Division JPS56135968A (en) | 1980-03-27 | 1980-03-27 | Amorphous silicon thin film transistor and manufacture thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06163902A JPH06163902A (ja) | 1994-06-10 |
JP2714570B2 true JP2714570B2 (ja) | 1998-02-16 |
Family
ID=26378577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5185044A Expired - Lifetime JP2714570B2 (ja) | 1980-03-27 | 1993-07-27 | アクティブマトリクス回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2714570B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030012227A (ko) * | 2001-07-31 | 2003-02-12 | (주) 헤세드테크놀러지 | 급속광가열화학증착장치를 이용한 박막소자 제조방법 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54152894A (en) * | 1978-05-23 | 1979-12-01 | Seiko Epson Corp | Liquid crystal display unit |
-
1993
- 1993-07-27 JP JP5185044A patent/JP2714570B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
Title |
---|
昭和55年度電子通信学会総合全国大会講演論文集 (第2分冊) S55.3 83−13 PP.287〜288 |
電子通信学会技術研究報告 Vol.78 No.215 (1971.1.19) CPM78−63 PP.23〜30 |
Also Published As
Publication number | Publication date |
---|---|
JPH06163902A (ja) | 1994-06-10 |
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