JPH06153161A - 信号処理回路 - Google Patents

Abstract

(57)【要約】 【目的】 静止画領域におけるＭＵＳＥ方式の信号の折
り返し妨害を、ＩＣ化の容易な且つ低コストで比較的小
規模な回路構成にて除去できるようにした信号処理回路
を得る。 【構成】 入力されるＭＵＳＥ方式の信号を、第１、第
２、第３の１フィールド遅延回路１０、１２、１３と、
第１、第２の１ライン遅延回路１１、１４と、第１、第
２、第３、第４の加算器１５、１６、１９、２０とによ
り、４フィールド分演算処理する。それにより、その２
次元周波数特性の垂直方向の周波数帯域制限を行なっ
て、フレーム間内挿回路２１でのフレーム間内挿用の信
号を生成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、静止画領域におけるＭ
ＵＳＥ（Ｍｕｌｔｉｐｌｅ Ｓｕｂ−Ｎｙｑｕｉｓｔ
Ｓａｍｐｌｉｎｇ Ｅｎｃｏｄｉｎｇ）方式の信号をデ
コードする信号処理回路に関するもので、例えばＭＵＳ
ＥデコーダやＭＵＳＥ−ＮＴＳＣコンバータに用いられ
るものである。

【０００２】

【従来の技術】従来、ＭＵＳＥ方式は動き適応処理、サ
ブサンプリング等の技術を用いて、帯域幅の広いハイビ
ジョン（高品位テレビジョン）信号を約８ＭＨｚの信号
に帯域圧縮して伝送するために開発された方式で、例え
ばその静止画領域においてはフレーム間、フィールド間
のオフセットサブサンプリングにより、原信号の８．１
ＭＨｚ以上の高域成分を８．１ＭＨｚの帯域内に折り返
して帯域圧縮するようにしている。

【０００３】具体的には、フィールド毎に位相が反転し
た２４．３ＭＨｚのサンプリング周波数でのフィールド
間オフセットサブサンプリングにより、１２．１５ＭＨ
ｚ以上の高域成分を折り返した後、フレーム毎にもライ
ン毎にも位相が反転した１６．２ＭＨｚのサンプリング
周波数でのフレーム間オフセットサブサンプリングによ
り、８．１ＭＨｚ〜１２．１５ＭＨｚの高域成分を４〜
８．１ＭＨｚ内に折り返すようにしている。

【０００４】そのため、伝送されてくるこのようなＭＵ
ＳＥ方式の信号を例えばハイビジョン対応のテレビジョ
ン受像機で受信する場合には、ＭＵＳＥデコーダを設け
てＭＵＳＥ方式の信号から元のハイビジョン信号を静止
画、動画用信号処理等により復元する必要があり、例え
ば静止画領域においてはフレーム間内挿とフィールド間
内挿を行なうことで、その折り返し成分を元に戻して原
信号を復元するようにしている。

【０００５】ところが、このような内挿処理を施す静止
画用の信号処理回路は複雑でコストが高くなるため、こ
のような静止画用の信号処理を行なわないですべて動画
用の信号処理を施すようにした簡易型ＭＵＳＥデコーダ
が提案されている。また、その他にこのような動画用処
理だけの簡易型ＭＵＳＥデコーダと通常のＭＵＳＥデコ
ーダとの間に位置するような処理方法も提案されてお
り、例えばフレーム間の折り返し成分はフレーム間内挿
により元に戻し、フィールド間の折り返し成分はその２
次元周波数特性の垂直方向の周波数帯域制限により除去
する処理方法が提案されている。

【０００６】図４はそのような信号処理回路の具体的な
構成を示し、１はＡ／Ｄ変換器により１６．２ＭＨｚの
サンプリング周波数で再サンプリングされたＭＵＳＥ方
式の信号がデエンファシス等を介して入力される入力端
子、２は入力端子１からの信号を１フレーム遅延させる
１フレーム遅延回路で、該１フレーム遅延回路２は１
６．２ＭＨｚのクロックで１フレーム分記憶するフレー
ムメモリで構成されている。

【０００７】３は入力端子１に入力される現フィールド
の信号のサンプル値間（例えば、図５に白丸で示すサン
プリング点での値間）に１フレーム遅延回路２を介した
１フレーム前のフィールドからのサンプル値（図５に黒
丸で示すサンプリング点での値）を内挿処理して出力す
るフレーム間内挿回路で、該フレーム間内挿回路３とし
ては入力端子１からの信号と１フレーム遅延回路２から
の信号とを交互に選択して３２．４ＭＨｚでサンプリン
グした信号として出力するマルチプレクサが用いられる
ことになる。

【０００８】このようにすると、入力端子１に入力され
る信号のフレーム間オフセットサブサンプリングによる
折り返し成分が元に戻され、即ち図６（ａ）に示すその
２次元周波数特性の網目部分が８．１ＭＨｚを中心に折
り返されてその水平周波数帯域が１２．１５ＭＨｚまで
広がった、図６（ｂ）に示すような２次元周波数特性の
信号がフレーム間内挿回路３から出力されることにな
る。

【０００９】そして、４はフレーム間内挿回路３からの
出力信号を１フィールド遅延させる１フィールド遅延回
路、５は１フィールド遅延回路４からの出力信号を１ラ
イン（１水平走査期間）だけ遅延させる１ライン遅延回
路で、これら遅延回路４、５は３２．４ＭＨｚで夫々１
フィールド分と１ライン分記憶するフィールドメモリと
ラインメモリとで構成されている。

【００１０】６は１フィールド遅延回路４からの出力信
号と１ライン遅延回路６からの出力信号とを加算平均す
る加算器、７は加算器６からの出力信号とフレーム間内
挿回路３からの出力信号とを加算平均する加算器であ
る。例えば、図５においてフレーム間内挿処理後の現フ
ィールドのラインをＬ０、その１フィールド前（５６２
ライン前）をＬ５６２、更にその１ライン前をＬ５６３
とすると、加算器６からは加算処理された（Ｌ５６２＋
Ｌ５６３）／２で表わされる信号が出力され、加算器７
からは加算処理された｛Ｌ０＋（Ｌ５６２＋Ｌ５６３）
／２｝／２で表わされる信号が出力されることになる。

【００１１】このように、加算器６、７を介して加算処
理することで、図７に示すような特性の垂直フィルタリ
ングを行ない、即ちフレーム間内挿回路３から出力され
る図６（ｂ）に示すような２次元周波数特性の信号の垂
直方向の周波数帯域制限を行ない、その通過帯域外に存
在するフィールド間オフセットサブサンプリングによる
折り返し成分（図６（ｂ）の斜線部分）が除去された信
号が出力端子８から出力されることになる。

【００１２】そして、この出力端子８より得られるこの
ような静止画領域での信号に、別途処理された動画領域
での信号を混合した後、ＴＣＩ（Ｔｉｍｅ Ｃｏｍｐｒ
ｅｓｓｅｄ Ｉｎｔｅｇｒａｔｉｏｎ）デコード処理等
を施すことで元のハイビジョン信号が復元されることに
なる。

【００１３】

【発明が解決しようとする課題】ところが、このような
静止画領域での信号処理構成では、フレーム間内挿処理
後の垂直フィルタリングを３２．４ＭＨｚのクロックレ
ートで高速処理する必要があり、そのＩＣ化の際に処理
スピードや発熱面で問題が生じる虞れがあった。

【００１４】また、垂直フィルタリングに用いられる１
フィールド遅延回路と１ライン遅延回路として３２．４
ＭＨｚの高速処理用のメモリが必要で、またそのメモリ
容量もフレーム間内挿用と併せて約８Ｍビット必要とな
り、その分回路規模が大きくまたコストも高くなってい
た。

【００１５】即ち、フィールドとラインメモリにおいて
はフレーム間内挿処理後の信号を３２．４ＭＨｚで１フ
ィールドと１ライン分記憶するために、そのメモリ容量
として、１フィールド分の走査線１１２５／２本の内そ
の有効走査線を５１６本、その１ライン当りのサンプル
数を３２．４Ｍサンプル／秒から９６０個、そのサンプ
ルのビット数を８ビットとすると、次式から ８×９６０×（５１６＋１）＝３９７０５６０ビット となり、約４Ｍビット必要となる。この時、フレーム間
内挿用のメモリ容量としては、１６．２Ｍサンプル／秒
から１ライン当りのサンプル数が４８０個で１フレーム
分記憶するために、 ８×４８０×５１６×２＝３９６２８８０ビット 約４Ｍビット必要で、これにより垂直フィルタリング、
フレーム間内挿に必要な総メモリ容量は８Ｍビットとな
る。

【００１６】本発明はこのような点に鑑み成されたもの
であって、静止画領域におけるＭＵＳＥ方式の信号の折
り返し妨害を、ＩＣ化の容易な且つ低コストで比較的小
規模な回路構成にて除去できるようにした信号処理回路
を提供することを目的とするものである。

【００１７】

【課題を解決するための手段】上記した目的を達成する
ため本発明では、多重サブサンプリング処理により帯域
圧縮された静止画領域におけるＭＵＳＥ方式の信号をデ
コードする信号処理回路において、４フィールド分の信
号の演算処理により、その２次元周波数特性の垂直方向
の周波数帯域制限を行なって、フレーム間内挿用の信号
を生成する回路手段を設けたものである。

【００１８】具体的に、前記回路手段は、入力されるＭ
ＵＳＥ方式の信号を１フィールド遅延させる第１の１フ
ィールド遅延回路と、この第１の１フィールド遅延回路
の出力信号を１ライン遅延させる第１の１ライン遅延回
路と、この第１の１ライン遅延回路の出力信号を１フィ
ールド遅延させる第２の１フィールド遅延回路と、この
第２の１フィールド遅延回路の出力信号を１フィールド
遅延させる第３の１フィールド遅延回路と、この第３の
１フィールド遅延回路の出力信号を１ライン遅延させる
第２の１ライン遅延手段と、第１の１フィールド遅延回
路と第２の１ライン遅延回路の出力信号を加算平均する
第１の加算器と、第１の１ライン遅延回路と第３の１フ
ィールド遅延回路の出力信号を加算平均する第２の加算
器と、第１の加算器と第２の加算器の出力信号の何れか
一方を第１の出力端に他方を第２の出力端に夫々選択し
て出力する信号選択回路と、この信号選択回路の第１の
出力端からの出力信号と第２の１フィールド遅延回路の
出力信号を加算平均する第３の加算器と、信号選択回路
の第２の出力端からの出力信号と入力されるＭＵＳＥ方
式の信号を加算平均する第４の加算器とを含んでいるも
のである。

【００１９】

【作用】このような構成に依れば、フレーム間内挿処理
前に垂直フィルタリングが低速処理にて行なわれて、フ
レーム間内挿用の信号が生成されることになる。そのた
め、垂直フィルタリングやフレーム間内挿用に低速処理
のメモリを使用することができ、その総メモリ容量もそ
の分小さくすることができる。

【００２０】

【実施例】以下、本発明の一実施例について図面と共に
説明する。本実施例では、静止画領域におけるＭＵＳＥ
方式の信号を４フィールド分演算処理することにより、
その２次元周波数特性の垂直方向の周波数帯域制限を行
なって、フレーム間内挿用の信号を生成するようにした
ものである。

【００２１】具体的には、図１に示すように構成してお
り、９はＡ／Ｄ変換器（図示せず）により１６．２ＭＨ
ｚのサンプリング周波数で再サンプリングされたＭＵＳ
Ｅ方式の信号がデエンファシス等を介して入力される入
力端子、１０は入力端子９からの信号を１６．２ＭＨｚ
で１フィールド遅延させる第１の１フィールド遅延回
路、１１は第１の１フィールド遅延回路１０からの出力
信号を更に１ライン遅延させる第１の１ライン遅延回路
である。

【００２２】１２は第１の１ライン遅延回路１０からの
出力信号を更に１フィールド遅延させる第２の１フィー
ルド遅延回路、１３は第２の１フィールド遅延回路１２
の出力信号を更に１フィールド遅延させる第３の１フィ
ールド遅延回路、１４は第３の１フィールド遅延回路１
２からの出力信号を更に１ライン遅延させる第２の１ラ
イン遅延回路で、これら第１、第２、第３の１フィール
ド遅延回路１０、１２、１３は１６．２ＭＨｚで１フィ
ールド分記憶するフレームメモリで構成され、第１、第
２の１ライン遅延回路１１、１４は１６．２ＭＨｚで１
ライン分記憶するラインメモリで構成されている。

【００２３】そして、１５は第１の１フィールド遅延回
路１０と第２の１ライン遅延回路１４の出力信号を加算
平均する第１の加算器、１６は第１の１ライン遅延回路
１１と第３の１フィールド遅延回路１３の出力信号を加
算平均する第２の加算器、１７はセレクト信号発生回路
１８からのセレクト信号に基づいて第１、第２の加算器
１５、１６からの出力信号の何れか一方を第１の出力端
Ｙ１に他方を第２の出力端Ｙ２に夫々選択して出力する
信号選択回路である。

【００２４】ここで、セレクト信号発生回路１８は静止
画領域における輝度信号のフレーム間オフセットサブサ
ンプリング位相がフレーム毎に反転するか（即ち、図２
のようにフレーム内で１フィールド目と２フィールド目
のフレーム間オフセットサブサンプリング位相が等しい
か）、或いはフレーム内で反転するか（即ち、フレーム
内で１フィールド目と２フィールド目のフレーム間オフ
セットサブサンプリング位相が異なるか）を検出して、
セレクト信号を出力するようになっている。

【００２５】即ち、フレーム毎に反転する場合には第１
の加算器１５からの出力信号を第２の出力端Ｙ２に、第
２の加算器１６からの出力信号を第１の出力端Ｙ１に出
力するようにセレクト信号が出力され、フレーム内で反
転する場合には図２に示す１フィールド前と３フィール
ド前の画素（サンプリング点）並びが反対になることか
ら、第１の加算器１５からの出力信号を第１の出力端Ｙ
１に第２の加算器１６からの出力信号を第２の出力端Ｙ
２に出力するようにセレクト信号が出力されることにな
る。

【００２６】１９は第１の出力端Ｙ１からの出力信号と
第２の１フィールド遅延回路１２の出力信号を加算平均
する第３の加算器、２０は第２の出力端Ｙ２からの出力
信号と入力端子９からの信号とを加算平均する第４の加
算器である。例えば、静止画領域における輝度信号のフ
レーム間オフセットサブサンプリング位相がフレーム毎
に反転する場合、その４フィールド分の信号のサンプリ
ング点は図２のようになり、同図において入力端子１に
入力される信号の現フィールドのラインのサンプリング
点をａ、その１フィールド前のサンプリング点をｂ、更
にその１ライン前のサンプリング点をｃ、更にその１フ
ィールド前のサンプリング点をｄ、更にその１フィール
ド前のサンプリング点をｅ、更にその１ライン前のサン
プリング点をｆとすると、第１の加算器１５からはそれ
らサンプリング点ｂ、ｆでの値が加算処理された（ｂ＋
ｆ）／２で表わされる信号が出力され、第２の加算器１
６からはサンプリング点ｃ、ｅでの値が加算処理された
（ｃ＋ｅ）／２で表わされる信号が出力されることにな
る。

【００２７】そして、第３の加算器１９からは第２の加
算器１６の出力にサンプリング点ｄでの値が加算処理さ
れた｛（ｃ＋ｅ）／２＋ｄ｝／２で表わされる信号が出
力され、第４の加算器２０からは第１の加算器１５の出
力にサンプリング点ａでの値が加算処理された｛（ｂ＋
ｆ）／２＋ａ｝／２で表わされる信号が出力されること
になる。

【００２８】このように、第１〜第４の加算器１５、１
６、１９、２０を介して入力端子１に入力される信号を
４フィールド分加算処理することで、先ず垂直フィルタ
リング、即ちその２次元周波数特性における垂直方向の
周波数帯域制限が行なわれ、その通過帯域外に存在する
フィールド間オフセットサブサンプリングによる折り返
し成分が除去されて、フレーム間内挿用の信号が生成さ
れることになる。

【００２９】２１は第４の加算器２０からの現フィール
ドの信号のサンプル値間に第３の加算器１９からの１フ
レーム前のフィールドからの信号のサンプル値を内挿処
理するフレーム間内挿回路で、該フレーム間内挿回路２
１としては第３の加算器１９と第４の加算器２０とから
の出力信号を交互に選択して３２．４ＭＨｚでサンプリ
ングした信号として出力するマルチプレクサが用いられ
ることになる。そのため、垂直フィルタリング後の信号
に存在しているフレーム間オフセットサブサンプリング
による折り返し成分が元に戻されて、その水平周波数帯
域が１２．１５ＭＨｚまで広がった信号がフレーム間内
挿回路２１から出力され、出力端子２２に導出されるこ
とになる。

【００３０】このような構成にすると、垂直フィルタリ
ングとフレーム間内挿用の信号生成に用いられる加算器
やメモリ等を１６．２ＭＨｚの低速処理のものにするこ
とができ、その総メモリ容量も従来構成に比べて小さく
て済むことになる。

【００３１】即ち、このような構成の総メモリ容量とし
ては、１フィールド分の走査線数１１２５／２本の内そ
の有効走査線数を５１６本、その１ライン当りのサンプ
ル数を１６．２Ｍサンプル／秒から４８０個、そのサン
プルのビット数を８ビットとすると、次式から ８×４８０×（５１６＋１＋５１６＋５１６＋１）＝５
９５２０００ビット となり、約６Ｍビットとなる。

【００３２】尚、本実施例では加算器で加算して１／２
にするようにしているが、これに限定されるものではな
く、例えば加算後に係数器等を用いて重み付けを行なっ
ても良く、それによって垂直フィルタ係数、特性を任意
に変えることができる。

【００３３】

【発明の効果】上述した如く本発明の信号処理回路に依
れば、垂直フィルタリングを行なってフレーム間内挿用
の信号を生成するのに、１６．２ＭＨｚのクロックレー
トで低速処理することができるので、そのＩＣ化の際に
生じる処理スピードや発熱面での問題を有利に処理する
ことができる。また、それによってフィルタリングとフ
レーム間内挿に使用されるメモリの総容量も小さくする
ことができ、しかも１６．２ＭＨｚの低速処理用のメモ
リを用いることができるため、その分回路規模を小さく
してコストの低減を図ることができる。

【図面の簡単な説明】

【図１】 本発明を実現する回路構成例を示す図。

【図２】 その４フィールド分の信号の演算処理を説明
するための図。

【図３】 そのサンプリング点の位置関係を示す図。

【図４】 従来の回路構成例を示す図。

【図５】 その加算処理のためのサンプリング点の位置
関係を示す図。

【図６】 その各部での２次元周波数特性を示す図。

【図７】 その垂直フィルタリング特性を示す図。

【符号の説明】

９ 入力端子 １０、１２、１３ 第１、第２、第３の１フレーム遅延
回路 １１、１４ 第１、第２の１ライン遅延回路 １５、１６、１９、２０ 第１、第２、第３、第４の加
算器 １７ 信号選択回路 ２１ フレーム間内挿回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 多重サブサンプリング処理により帯域圧
   縮された静止画領域におけるＭＵＳＥ方式の信号をデコ
   ードする信号処理回路において、４フィールド分の信号
   の演算処理により、その２次元周波数特性の垂直方向の
   周波数帯域制限を行なって、フレーム間内挿用の信号を
   生成する回路手段を設けたことを特徴とする信号処理回
   路。
2. 【請求項２】 前記回路手段は、入力されるＭＵＳＥ方
   式の信号を１フィールド遅延させる第１の１フィールド
   遅延回路と、この第１の１フィールド遅延回路の出力信
   号を１ライン遅延させる第１の１ライン遅延回路と、こ
   の第１の１ライン遅延回路の出力信号を１フィールド遅
   延させる第２の１フィールド遅延回路と、この第２の１
   フィールド遅延回路の出力信号を１フィールド遅延させ
   る第３の１フィールド遅延回路と、この第３の１フィー
   ルド遅延回路の出力信号を１ライン遅延させる第２の１
   ライン遅延手段と、第１の１フィールド遅延回路と第２
   の１ライン遅延回路の出力信号を加算平均する第１の加
   算器と、第１の１ライン遅延回路と第３の１フィールド
   遅延回路の出力信号を加算平均する第２の加算器と、第
   １の加算器と第２の加算器の出力信号の何れか一方を第
   １の出力端に他方を第２の出力端に夫々選択して出力す
   る信号選択回路と、この信号選択回路の第１の出力端か
   らの出力信号と第２の１フィールド遅延回路の出力信号
   を加算平均する第３の加算器と、信号選択回路の第２の
   出力端からの出力信号と入力されるＭＵＳＥ方式の信号
   を加算平均する第４の加算器とを含んでいることを特徴
   とする請求項１に記載の信号処理回路。