JPH06151835A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06151835A JPH06151835A JP30528392A JP30528392A JPH06151835A JP H06151835 A JPH06151835 A JP H06151835A JP 30528392 A JP30528392 A JP 30528392A JP 30528392 A JP30528392 A JP 30528392A JP H06151835 A JPH06151835 A JP H06151835A
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- Japan
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Abstract
(57)【要約】
【目的】 埋込みチャネル型ＭＯＳＦＥＴに生じやすい
パンチスルー電流などを低減し、短チャネル効果を防止
する。 【構成】 埋込みチャネル型のｐチャネルＭＯＳＦＥＴ
８において、ｐ- 型のチャネル領域５の下方であって、
ｐ型のソース領域３およびドレイン領域４の双方の近傍
に、ｎ+ 型のバリア領域９，１０を形成し、チャネル領
域５内における主たる電流経路を表面側にシフトさせる
ようにした。
パンチスルー電流などを低減し、短チャネル効果を防止
する。 【構成】 埋込みチャネル型のｐチャネルＭＯＳＦＥＴ
８において、ｐ- 型のチャネル領域５の下方であって、
ｐ型のソース領域３およびドレイン領域４の双方の近傍
に、ｎ+ 型のバリア領域９，１０を形成し、チャネル領
域５内における主たる電流経路を表面側にシフトさせる
ようにした。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特
に、埋込みチャネル型電界効果トランジスタの構造に関
するものである。
に、埋込みチャネル型電界効果トランジスタの構造に関
するものである。
【０００２】
【従来の技術】近年、半導体装置を高密度に集積させた
大規模集積回路（ＬＳＩ）が多数提供されているが、こ
の半導体装置の１つとしてＭＯＳ型の電界効果トランジ
スタ（ＭＯＳＦＥＴ；Metal Oxide Semiconductor Fiel
d Effect Transistor ）がある。
大規模集積回路（ＬＳＩ）が多数提供されているが、こ
の半導体装置の１つとしてＭＯＳ型の電界効果トランジ
スタ（ＭＯＳＦＥＴ；Metal Oxide Semiconductor Fiel
d Effect Transistor ）がある。
【０００３】ＭＯＳＦＥＴはその動作時の電流経路によ
って、表面チャネル型ＭＯＳＦＥＴと埋込みチャネル型
ＭＯＳＦＥＴとに分類される。また、ＭＯＳＦＥＴはｐ
型のシリコン基板にｎ型のチャネル領域を形成したｎチ
ャネルＭＯＳＦＥＴと、ｎ型のシリコン基板にｐ型のチ
ャネル領域を形成したｐチャネルＭＯＳＦＥＴとに分類
される。一般に、ｎチャネルＭＯＳＦＥＴには表面チャ
ネル型が用いられ、ｐチャネルＭＯＳＦＥＴには埋込み
チャネル型が用いられている。
って、表面チャネル型ＭＯＳＦＥＴと埋込みチャネル型
ＭＯＳＦＥＴとに分類される。また、ＭＯＳＦＥＴはｐ
型のシリコン基板にｎ型のチャネル領域を形成したｎチ
ャネルＭＯＳＦＥＴと、ｎ型のシリコン基板にｐ型のチ
ャネル領域を形成したｐチャネルＭＯＳＦＥＴとに分類
される。一般に、ｎチャネルＭＯＳＦＥＴには表面チャ
ネル型が用いられ、ｐチャネルＭＯＳＦＥＴには埋込み
チャネル型が用いられている。
【０００４】図４は、従来の埋込みチャネル型のｐチャ
ネルＭＯＳＦＥＴの一例を示す断面模式図である。同図
に示すように、従来の埋込みチャネル型のｐチャネルＭ
ＯＳＦＥＴ１は、半導体基板であるｎ型のシリコン基板
２と、ｐ型のソース領域３およびｐ型のドレイン領域４
と、ｐ- 型のチャネル領域５と、ゲート電極６とから構
成されている。
ネルＭＯＳＦＥＴの一例を示す断面模式図である。同図
に示すように、従来の埋込みチャネル型のｐチャネルＭ
ＯＳＦＥＴ１は、半導体基板であるｎ型のシリコン基板
２と、ｐ型のソース領域３およびｐ型のドレイン領域４
と、ｐ- 型のチャネル領域５と、ゲート電極６とから構
成されている。
【０００５】ここで、ソース領域３およびドレイン領域
４は、シリコン基板２の主表面に互いに間隔をおいて形
成されている。また、チャネル領域５は、ソース領域３
およびドレイン領域４の間に形成されている。さらに、
ゲート電極６は、チャネル領域５上に絶縁膜であるシリ
コン酸化膜７を介在させて形成されている。
４は、シリコン基板２の主表面に互いに間隔をおいて形
成されている。また、チャネル領域５は、ソース領域３
およびドレイン領域４の間に形成されている。さらに、
ゲート電極６は、チャネル領域５上に絶縁膜であるシリ
コン酸化膜７を介在させて形成されている。
【０００６】一般に、ゲート電極６はｎ型のポリシリコ
ンで形成されるため、ゲート電極６の仕事関数は＋０．
５〜１．０Ｖになる。このため、ゲート電極６に印加さ
れる電圧ＶG が０Ｖのときであっても、ゲート電極６の
電位はシリコン基板２のフェルミレベルよりもこの仕事
関数分だけ高い状態にある。その結果、チャネル領域５
の表面側の電位は引上げられ、シリコン基板２内の深さ
方向における電位分布は、図５に示すように、チャネル
領域５の深さ方向における中央付近で最低電位を形成す
るような形状となる。したがって、チャネル領域５内に
おいて多数キャリアとなる正孔の濃度は、この電位分布
の最低電位付近で最も高くなり、主たる電流経路を形成
している。このように、主たる電流経路がシリコン基板
２の表面付近ではなく、その内部に形成されているた
め、このようなＭＯＳＦＥＴ１は埋込みチャネル型と呼
ばれているのである。
ンで形成されるため、ゲート電極６の仕事関数は＋０．
５〜１．０Ｖになる。このため、ゲート電極６に印加さ
れる電圧ＶG が０Ｖのときであっても、ゲート電極６の
電位はシリコン基板２のフェルミレベルよりもこの仕事
関数分だけ高い状態にある。その結果、チャネル領域５
の表面側の電位は引上げられ、シリコン基板２内の深さ
方向における電位分布は、図５に示すように、チャネル
領域５の深さ方向における中央付近で最低電位を形成す
るような形状となる。したがって、チャネル領域５内に
おいて多数キャリアとなる正孔の濃度は、この電位分布
の最低電位付近で最も高くなり、主たる電流経路を形成
している。このように、主たる電流経路がシリコン基板
２の表面付近ではなく、その内部に形成されているた
め、このようなＭＯＳＦＥＴ１は埋込みチャネル型と呼
ばれているのである。
【０００７】このｐチャネルＭＯＳＦＥＴ１の場合、ゲ
ート電極６には負のゲート電圧ＶGを印加するが、図５
に示すように、ゲート電圧ＶG の絶対値が大きくなるに
従ってチャネル領域５内の電位は徐々に低くなる。した
がって、このゲート電圧ＶGを制御することによって、
チャネル領域５内に流れるドレイン電流を制御すること
ができるのである。
ート電極６には負のゲート電圧ＶGを印加するが、図５
に示すように、ゲート電圧ＶG の絶対値が大きくなるに
従ってチャネル領域５内の電位は徐々に低くなる。した
がって、このゲート電圧ＶGを制御することによって、
チャネル領域５内に流れるドレイン電流を制御すること
ができるのである。
【０００８】なお、ゲート電圧ＶG の絶対値が十分に大
きくなった場合には、チャネル領域５内の電位よりもチ
ャネル領域５の表面側の電位の方が低くなり、その表面
付近に流れる電流の方が大きくなることもある。
きくなった場合には、チャネル領域５内の電位よりもチ
ャネル領域５の表面側の電位の方が低くなり、その表面
付近に流れる電流の方が大きくなることもある。
【０００９】
【発明が解決しようとする課題】一般に、ＭＯＳＦＥＴ
は微細化されるに従って、リーク電流が流れやすくなる
など、いわゆる短チャネル効果が現われるようになる
が、特に、上述した埋込みチャネル型ＭＯＳＦＥＴ１の
場合は、シリコン基板２の内部に電流経路があるため、
ゲート電圧ＶG によって制御することができないパンチ
スルー電流が流れやすくなるなど、単チャネル効果が顕
著に現われるようになる。また、これらｐ型の領域３，
４，５はボロンを不純物として拡散させて形成するのが
通常であるが、ボロンの拡散係数が大きいため、ソース
領域３とドレイン領域４との距離が短くなったり、チャ
ネル領域５が必要以上に深くなったりすることがある。
このため、特にｐチャネルＭＯＳＦＥＴの場合は、微細
化されるに従って顕著に短チャネル効果が現われるよう
になる。
は微細化されるに従って、リーク電流が流れやすくなる
など、いわゆる短チャネル効果が現われるようになる
が、特に、上述した埋込みチャネル型ＭＯＳＦＥＴ１の
場合は、シリコン基板２の内部に電流経路があるため、
ゲート電圧ＶG によって制御することができないパンチ
スルー電流が流れやすくなるなど、単チャネル効果が顕
著に現われるようになる。また、これらｐ型の領域３，
４，５はボロンを不純物として拡散させて形成するのが
通常であるが、ボロンの拡散係数が大きいため、ソース
領域３とドレイン領域４との距離が短くなったり、チャ
ネル領域５が必要以上に深くなったりすることがある。
このため、特にｐチャネルＭＯＳＦＥＴの場合は、微細
化されるに従って顕著に短チャネル効果が現われるよう
になる。
【００１０】本発明はこのような問題を解消するために
なされたもので、埋込みチャネル型ＭＯＳＦＥＴの短チ
ャネル効果を防止し、さらなる微細化を可能にすること
を目的とする。
なされたもので、埋込みチャネル型ＭＯＳＦＥＴの短チ
ャネル効果を防止し、さらなる微細化を可能にすること
を目的とする。
【００１１】
【課題を解決するための手段】本発明に従った半導体装
置は、主表面を有する第１導電型の半導体基板と、この
半導体基板の主表面に互いに間隔をおいて形成された第
２導電型のソース領域およびドレイン領域と、これらソ
ースおよびドレイン領域の間に形成された第２導電型の
チャネル領域と、このチャネル領域上に絶縁膜を介在さ
せて形成されたゲート電極と、上記チャネル領域の下方
であって、上記ソース領域およびドレイン領域の少なく
とも一方の近傍に形成された第１導電型のバリア領域と
を備えている。
置は、主表面を有する第１導電型の半導体基板と、この
半導体基板の主表面に互いに間隔をおいて形成された第
２導電型のソース領域およびドレイン領域と、これらソ
ースおよびドレイン領域の間に形成された第２導電型の
チャネル領域と、このチャネル領域上に絶縁膜を介在さ
せて形成されたゲート電極と、上記チャネル領域の下方
であって、上記ソース領域およびドレイン領域の少なく
とも一方の近傍に形成された第１導電型のバリア領域と
を備えている。
【００１２】
【作用】この半導体装置によれば、バリア領域から第２
導電型のチャネル領域に向かってバリア領域における多
数キャリアが拡散するため、このバリア領域において電
位障壁が形成されることになる。これにより、チャネル
領域内における最低電位は半導体基板の主表面側にシフ
トさせられ、主たる電流経路は半導体基板の主表面から
浅い位置に形成される。このため、パンチスルー電流な
どのリーク電流が低減されるとともに、ゲート電圧によ
ってチャネル領域内に流れるドレイン電流を容易に制御
できるようになる。
導電型のチャネル領域に向かってバリア領域における多
数キャリアが拡散するため、このバリア領域において電
位障壁が形成されることになる。これにより、チャネル
領域内における最低電位は半導体基板の主表面側にシフ
トさせられ、主たる電流経路は半導体基板の主表面から
浅い位置に形成される。このため、パンチスルー電流な
どのリーク電流が低減されるとともに、ゲート電圧によ
ってチャネル領域内に流れるドレイン電流を容易に制御
できるようになる。
【００１３】
【実施例】次に、本発明に従った半導体装置の実施例に
ついて図面を参照して詳しく説明する。
ついて図面を参照して詳しく説明する。
【００１４】図１は、本発明に従った半導体装置の一実
施例を示す断面模式図である。同図に示すように、本発
明に従った半導体装置である埋込みチャネル型のｐチャ
ネルＭＯＳＦＥＴ８は、ｎ型のシリコン基板２と、ｐ型
のソース領域３およびドレイン領域４と、ｐ- 型のチャ
ネル領域５と、ゲート電極６とから構成され、さらに、
チャネル領域５の下方であって、ソース領域３およびド
レイン領域４の双方の近傍にｎ+ 型のバリア領域９，１
０が形成されている。
施例を示す断面模式図である。同図に示すように、本発
明に従った半導体装置である埋込みチャネル型のｐチャ
ネルＭＯＳＦＥＴ８は、ｎ型のシリコン基板２と、ｐ型
のソース領域３およびドレイン領域４と、ｐ- 型のチャ
ネル領域５と、ゲート電極６とから構成され、さらに、
チャネル領域５の下方であって、ソース領域３およびド
レイン領域４の双方の近傍にｎ+ 型のバリア領域９，１
０が形成されている。
【００１５】ここで、シリコン基板２は主表面を有し、
所定濃度のドナを含有している。また、ソース領域３お
よびドレイン領域４は、シリコン基板２の主表面に所定
濃度のボロンなどがアクセプタとして拡散されることに
よって、互いに間隔をおいて形成されている。また、チ
ャネル領域５は、比較的低濃度のアクセプタが拡散され
ることによって、ソース領域３およびドレイン領域４の
間に形成されている。さらに、ゲート電極６は、ｎ型の
ポリシリコンからなり、チャネル領域５上に絶縁膜であ
る酸化シリコン膜７を介在させて形成されている。そし
て、本発明の最大の特徴であるバリア領域９，１０は、
チャネル領域５のアクセプタ濃度に比べて極めて高濃度
のドナが拡散されることによって、シリコン基板２内に
形成されているチャネル領域５の境界面にまたがって形
成されている。
所定濃度のドナを含有している。また、ソース領域３お
よびドレイン領域４は、シリコン基板２の主表面に所定
濃度のボロンなどがアクセプタとして拡散されることに
よって、互いに間隔をおいて形成されている。また、チ
ャネル領域５は、比較的低濃度のアクセプタが拡散され
ることによって、ソース領域３およびドレイン領域４の
間に形成されている。さらに、ゲート電極６は、ｎ型の
ポリシリコンからなり、チャネル領域５上に絶縁膜であ
る酸化シリコン膜７を介在させて形成されている。そし
て、本発明の最大の特徴であるバリア領域９，１０は、
チャネル領域５のアクセプタ濃度に比べて極めて高濃度
のドナが拡散されることによって、シリコン基板２内に
形成されているチャネル領域５の境界面にまたがって形
成されている。
【００１６】なお、このようにシリコン基板２の内部に
バリア領域９，１０を形成するには、たとえばドナをシ
リコン基板２の主表面に対して斜め方向に打ち込んだ
り、あるいは通常どおりドナをシリコン基板２に拡散さ
せた後、その拡散させられた領域の一部とオーバーラッ
プするようにアクセプタを拡散させればよい。
バリア領域９，１０を形成するには、たとえばドナをシ
リコン基板２の主表面に対して斜め方向に打ち込んだ
り、あるいは通常どおりドナをシリコン基板２に拡散さ
せた後、その拡散させられた領域の一部とオーバーラッ
プするようにアクセプタを拡散させればよい。
【００１７】図２は、このような構成のシリコン基板２
内の深さ方向における電位分布を表わすグラフである。
なお、このグラフ中において、実線は図１に示したＡ−
Ａ線上の電位分布を表わし、点線はＢ−Ｂ線上の電位分
布を表わすものである。
内の深さ方向における電位分布を表わすグラフである。
なお、このグラフ中において、実線は図１に示したＡ−
Ａ線上の電位分布を表わし、点線はＢ−Ｂ線上の電位分
布を表わすものである。
【００１８】このグラフから明らかなように、本発明に
従ったｐチャネルＭＯＳＦＥＴ８によれば、それぞれの
バリア領域９，１０からチャネル領域５の方に向かって
バリア領域９，１０における多数キャリアである電子が
拡散し、これらのバリア領域９，１０において電位障壁
が形成されることになる。これにより、チャネル領域５
内における電位は、その下方側から引上げられ、チャネ
ル領域５内における最低電位は、チャネル領域５の上方
であるシリコン基板２の主表面側にシフトさせられる。
このため、主たる電流経路はシリコン基板２の主表面か
ら浅い位置に形成され、ゲート電極６に近づくことにな
る。したがって、表面チャネル型ＭＯＳＦＥＴの動作に
近くなり、ゲート電圧ＶG によってチャネル領域５内に
流れるドレイン電流を容易に制御ができるようになる。
また、本来ならばパンチスルー電流が生じやすい、ソー
ス領域３およびドレイン領域４の曲率半径が最も小さく
なる界面付近にバリア領域９，１０が形成されることに
よって、電位障壁が形成されているので、パンチスルー
電流などのリーク電流が低減されることになる。
従ったｐチャネルＭＯＳＦＥＴ８によれば、それぞれの
バリア領域９，１０からチャネル領域５の方に向かって
バリア領域９，１０における多数キャリアである電子が
拡散し、これらのバリア領域９，１０において電位障壁
が形成されることになる。これにより、チャネル領域５
内における電位は、その下方側から引上げられ、チャネ
ル領域５内における最低電位は、チャネル領域５の上方
であるシリコン基板２の主表面側にシフトさせられる。
このため、主たる電流経路はシリコン基板２の主表面か
ら浅い位置に形成され、ゲート電極６に近づくことにな
る。したがって、表面チャネル型ＭＯＳＦＥＴの動作に
近くなり、ゲート電圧ＶG によってチャネル領域５内に
流れるドレイン電流を容易に制御ができるようになる。
また、本来ならばパンチスルー電流が生じやすい、ソー
ス領域３およびドレイン領域４の曲率半径が最も小さく
なる界面付近にバリア領域９，１０が形成されることに
よって、電位障壁が形成されているので、パンチスルー
電流などのリーク電流が低減されることになる。
【００１９】このように、本発明に従った埋込みチャネ
ル型のＭＯＳＦＥＴ８には、ｎ+ 型のバリア領域９，１
０が形成されているため、埋込みチャネル型のＭＯＳＦ
ＥＴに生じやすい短チャネル効果を有効に防止すること
ができるとともに、ゲート電圧ＶG によってドレイン電
流を容易に制御することができる。
ル型のＭＯＳＦＥＴ８には、ｎ+ 型のバリア領域９，１
０が形成されているため、埋込みチャネル型のＭＯＳＦ
ＥＴに生じやすい短チャネル効果を有効に防止すること
ができるとともに、ゲート電圧ＶG によってドレイン電
流を容易に制御することができる。
【００２０】以上、本発明の一実施例を詳述したが、本
発明は上述の実施例に限定されることなく、その他の態
様でも実施し得るものである。
発明は上述の実施例に限定されることなく、その他の態
様でも実施し得るものである。
【００２１】たとえば、図３は、本発明に従った半導体
装置の他の実施例を示す断面模式図である。同図に示す
ように、バリア領域９，１０は、チャネル領域１１内に
突出することなく、シリコン基板２内だけに納まるよう
に形成されていてもよい。このような構成のｐチャネル
ＭＯＳＦＥＴ１２は、チャネル領域１１を比較的浅く形
成することができる場合に特に有効である。
装置の他の実施例を示す断面模式図である。同図に示す
ように、バリア領域９，１０は、チャネル領域１１内に
突出することなく、シリコン基板２内だけに納まるよう
に形成されていてもよい。このような構成のｐチャネル
ＭＯＳＦＥＴ１２は、チャネル領域１１を比較的浅く形
成することができる場合に特に有効である。
【００２２】また図示は省略するが、チャネル領域が非
常に深い場合には、バリア領域がそのチャネル領域内だ
けに納まるように形成してもよい。
常に深い場合には、バリア領域がそのチャネル領域内だ
けに納まるように形成してもよい。
【００２３】これらの例から明らかなように、バリア領
域はチャネル領域の境界面にまたがって形成されている
必要は必ずしもない。すなわち、チャネル領域内にある
電流経路をその表面側に近づけることができさえすれ
ば、チャネル領域の下方であって、ソース領域およびド
レイン領域の近傍のどの位置に形成されていてもよい。
域はチャネル領域の境界面にまたがって形成されている
必要は必ずしもない。すなわち、チャネル領域内にある
電流経路をその表面側に近づけることができさえすれ
ば、チャネル領域の下方であって、ソース領域およびド
レイン領域の近傍のどの位置に形成されていてもよい。
【００２４】また、バリア領域はソース領域の近傍だけ
に形成されていてもよく、あるいはドレイン領域の近傍
だけに形成されていてもよい。すなわち、バリア領域は
ソース領域およびドレイン領域の少なくとも一方の近傍
に形成されていれば足りる。
に形成されていてもよく、あるいはドレイン領域の近傍
だけに形成されていてもよい。すなわち、バリア領域は
ソース領域およびドレイン領域の少なくとも一方の近傍
に形成されていれば足りる。
【００２５】また、バリア領域におけるドナ濃度は、他
の領域における不純物濃度よりも高めになっている方が
望ましいが、これらの不純物濃度は特に限定されるもの
ではない。
の領域における不純物濃度よりも高めになっている方が
望ましいが、これらの不純物濃度は特に限定されるもの
ではない。
【００２６】さらに、埋込みチャネル型のＭＯＳＦＥＴ
は、一般にｐチャネル型に構成されるが、ｎチャネル型
に構成することも可能で、この場合は、前述したｐ型の
領域をｎ型に変更し、ｎ型の領域をｐ型に変更すればよ
い。
は、一般にｐチャネル型に構成されるが、ｎチャネル型
に構成することも可能で、この場合は、前述したｐ型の
領域をｎ型に変更し、ｎ型の領域をｐ型に変更すればよ
い。
【００２７】その他、本発明はゲート電極を２つ備えた
デュアルゲート型のＭＯＳＦＥＴなどにも適用し得るも
のであるなど、種々なる改良、変形を加えた態様で実施
し得るものである。
デュアルゲート型のＭＯＳＦＥＴなどにも適用し得るも
のであるなど、種々なる改良、変形を加えた態様で実施
し得るものである。
【００２８】
【発明の効果】以上のように、本発明に従った半導体装
置は、チャネル領域の下方であって、ソース領域および
ドレイン領域の少なくとも一方の近傍に第１導電型のバ
リア領域が形成されているため、パンチスルー電流など
のリーク電流を低減することができるなど、短チャネル
効果を有効に防止することができる。このため、さらに
半導体装置を微細化することができる。また、チャネル
領域内における主たる電流経路がその表面側に近づくた
め、ゲート電圧によってドレイン電流を容易に制御でき
るなど、本発明は種々の優れた効果を奏する。
置は、チャネル領域の下方であって、ソース領域および
ドレイン領域の少なくとも一方の近傍に第１導電型のバ
リア領域が形成されているため、パンチスルー電流など
のリーク電流を低減することができるなど、短チャネル
効果を有効に防止することができる。このため、さらに
半導体装置を微細化することができる。また、チャネル
領域内における主たる電流経路がその表面側に近づくた
め、ゲート電圧によってドレイン電流を容易に制御でき
るなど、本発明は種々の優れた効果を奏する。
【図１】本発明に従った半導体装置の一実施例を示す断
面模式図である。
面模式図である。
【図２】図１に示したシリコン基板内の深さ方向におけ
る電位分布を表わすグラフである。
る電位分布を表わすグラフである。
【図３】本発明に従った半導体装置の他の実施例を示す
断面模式図である。
断面模式図である。
【図４】従来の半導体装置の一例を示す断面模式図であ
る。
る。
【図５】図４に示したシリコン基板内の深さ方向におけ
る電位分布を表わすグラフである。
る電位分布を表わすグラフである。
２ ｎ型シリコン基板 ３ ｐ型ソース領域 ４ ｐ型ドレイン領域 ５，１１ ｐ- 型チャネル領域 ６ ゲート電極 ７ シリコン酸化膜 ８，１２ ｐチャネルＭＯＳＦＥＴ ９，１０ ｎ+ 型バリア領域
Claims (1)
- 【請求項１】 主表面を有する第１導電型の半導体基板
と、 前記半導体基板の主表面に互いに間隔をおいて形成され
た第２導電型のソース領域およびドレイン領域と、 前記ソース領域およびドレイン領域の間に形成された第
２導電型のチャネル領域と、 前記チャネル領域上に絶縁膜を介在させて形成されたゲ
ート電極と、 前記チャネル領域の下方であって、前記ソース領域およ
びドレイン領域の少なくとも一方の近傍に形成された第
１導電型のバリア領域と、を備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30528392A JPH06151835A (ja) | 1992-11-16 | 1992-11-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30528392A JPH06151835A (ja) | 1992-11-16 | 1992-11-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06151835A true JPH06151835A (ja) | 1994-05-31 |
Family
ID=17943237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30528392A Withdrawn JPH06151835A (ja) | 1992-11-16 | 1992-11-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06151835A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023029258A1 (zh) * | 2021-09-06 | 2023-03-09 | 苏州大学 | 场效应晶体管器件 |
-
1992
- 1992-11-16 JP JP30528392A patent/JPH06151835A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023029258A1 (zh) * | 2021-09-06 | 2023-03-09 | 苏州大学 | 场效应晶体管器件 |
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Legal Events
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