JPH06151769A

JPH06151769A - 半導体記憶装置の製造方法

Info

Publication number: JPH06151769A
Application number: JP4302774A
Authority: JP
Inventors: Takeshi Mitsushima; 猛光嶋
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1992-11-13
Filing date: 1992-11-13
Publication date: 1994-05-31

Abstract

(57)【要約】【目的】半導体記憶装置においてメモリセル部と周辺回
路部の高さの差を縮小することで、高精度で微細なパタ
ンを形成する。【構成】単結晶珪素からなるＰ^- 型半導体基板１上に選
択的にメモリセル領域以外の部分にフォトレジスト膜２
３を形成し、このフォトレジスト膜２３をマスクにウエ
ットエッチングすることにより半導体基板１に凹部を形
成する。このように、ウエットエッチングなどの結晶欠
陥を発生させない方法で半導体基板１を選択的に除去し
て凹部と凸部を形成し、凹部にメモリセルを形成し、凸
部に周辺回路を形成することでメモリセル部と周辺回路
部の高さの差を縮小し、高精度で微細なパタンの半導体
記憶装置を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置の製造方
法、特に光露光法を用いて製造する場合に好適な高集積
半導体記憶装置の製造方法に関する。

【０００２】

【従来の技術】半導体メモリの集積度は今や１メガビッ
トの時代に突入しており、４メガビットメモリも開発段
階にある。このような集積度向上を支えてきた技術は主
に微細パターン形成技術、すなわちリソグラフィとエッ
チング技術である。メモリの両集積化の目的の１つはビ
ット単価低減にある。そのためリソグラフィの手法とし
てもスループットの確保が重要である。このためスルー
プットが比較的高く、微細パターンが形成できる方法で
ある光学レンズを用いた縮小投影露光法が広く用いられ
ている。しかし光を用いているためレンズの解像度を増
すと焦点深度が浅くなり、結像対象となる面（基板面）
が平坦でないと解像不良を起こすという問題が縮小投影
露光法にある。光学露光技術については、株式会社サイ
エンスフォーラム「超ＬＳＩデバイスハンドブック」発
行日１９８３年１１月２８日、Ｐ１３９〜Ｐ１４１に示
されている。

【０００３】一方、素子構造に目を向けると構造は複雑
になり、また基板に形成された段差も大きくなってい
る。これは例えばＤＲＡＭ（Dinamic Random Access Me
mory）においては、α線に対するソフトエラー対策など
のため一定容量以上のキャパシタを形成する必要があ
り、狭い領域内に容量の大きなキャパシタを形成するの
に積層キャパシタなどを用いるためである（このキャパ
シタを用いたセル構造を積層容量型メモリセル（ＳＴＣ
メモリセル）と呼ぶ）。このＳＴＣメモリセルは特公昭
６１−５５２５８号に示されている。

【０００４】このように微細パターンを形成するための
縮小投影露光法では焦点深度が浅いため基板表面を平坦
にしなけばならないにもかかわらず、実際には上述のよ
うに基板には大きな段差があるため焦点深度外になり、
しばしばパターン解像不良が起こり、または寸法精度が
低下するという問題があった。

【０００５】このような基板段差に起因するパターン解
像不良または寸法精度の低下という問題点を解決するた
めの方法として、多層レジスト法が知られている。この
多層レジスト法については、例えば特開昭５１−１０７
７７５号に示されている。この方法は、段差を有する基
板上に厚い有機膜（ＢＬ：Bottom Sayer）で基板の段差
にほとんど影響されない平坦な表面を形成する。さらに
その上に遮光層およびマスク層を順に形成し、最上層に
マスク層をフォトリソグラフィー技術でパターニング
し、パターニングされたマスク層をマスクに遮光層をエ
ッチングする。さらにこの遮光層をマスクにスパッタエ
ッチングしもしくはイオンビームエッチングなどの異方
性エッチングによって最下層の有機膜をエッチングし、
この最下層の有機膜をマスクに被加工層をエッチングす
る方法である。ここでの基板とは、単結晶シリコン基板
およびその表面に形成された絶縁膜、導電層などを含
む。

【０００６】また、この基板段差に起因するパターン解
像不良または寸法精度の低下という問題点を解決するた
めの方法として、仕上がり状態で基板表面からの高さが
高い領域たとえばメモリセルアレイ領域を単結晶半導体
基板の凹部に、その他の部分に仕上がり状態で半導体基
板表面からの高さが低い領域を形成する方法があり、こ
の方法は特開平２−５０４７６号に示されている。

【０００７】

【発明が解決しようとする課題】前述の多層レジスト法
は、密集した領域に段差が存在する場合の対策としては
有効であるが、たとえばＳＴＣメモリセルを有するＤＲ
ＡＭなどのように、メモリセルアレイ領域と周辺回路領
域との間での段差、つまりある程度離れた領域間に標高
差が存在する構造の場合、メモリセルアレイ領域または
周辺回路領域にパターン解像不良または寸法精度が低下
するという問題が発生する。この問題は、多層レジスト
法を用いたとしても、メモリセルアレイ領域と周辺回路
領域との間の標高差をなくすことはできず、この標高差
のため、メモリセルアレイ領域と周辺回路領域の表面が
同時に縮小露光装置の焦点深度内に入らないために発生
すると考えられる。

【０００８】また、前述の仕上がり状態で基板表面から
の高さが高い領域たとえばメモリセルアレイ領域を単結
晶半導体基板の凹部に、その他の部分に仕上がり状態で
半導体基板表面からの高さが低い領域を形成する方法
は、半導体記憶装置の製造のメモリセル形成以前の工程
で単結晶半導体基板凹部を形成することにより解決を図
っている。ところがこの凹部を形成する方法として周知
のＬＯＣＯＳ法もしくはドライエッチング法を用いてお
り、ＬＯＣＯＳ形成時の窒化珪素膜と酸化膜の応力もし
くはドライエッチングのダメージにより単結晶半導体基
板に結晶欠陥を誘発し、半導体記憶装置の電荷保持特性
に悪影響を与えるという問題点がある。

【０００９】本発明は上記問題を解決するもので、結晶
欠陥を発生させることなく半導体記憶装置のメモリセル
アレイ領域および周辺回路領域を同時に加工できる製造
方法を提供することを目的とするものである。

【００１０】

【課題を解決するための手段】上記課題を解決するため
のに、本発明の半導体装置の製造方法はウエットエッチ
ング法や、イオン注入法など、あるいは選択エピタキシ
ャル成長法などの結晶欠陥を誘発しない方法で単結晶半
導体基板に凹部もしくは凸部を形成し、仕上がり状態で
半導体基板表面からの高さが高い領域たとえばメモリセ
ルアレイ領域を単結晶半導体基板の凹部に、その他の部
分に仕上がり状態で半導体基板表面からの高さが低い領
域例えば周辺回路領域を形成するようにしたものであ
る。

【００１１】

【作用】上記構成のように、結晶欠陥を誘発しない方法
で単結晶半導体基板に凹部もしくは凸部を形成し、半導
体基板表面からの高さが高い領域を単結晶半導体基板の
凹部に、半導体基板表面からの高さが低い領域にその他
の部分を形成することにより、高い領域と低い領域間の
標高差を小さくすることができ、焦点深度が浅い露光装
置でパターンの解像をすることができて、高解像度のパ
ターニングをすることができることは勿論、結晶欠陥を
誘発しない方法で単結晶半導体基板に凹部もしくは凸部
を形成しているため電荷保持特性の良好な半導体記憶装
置を製造することができる。

【００１２】

【実施例】以下、本発明の一実施例をダイナミックＲＡ
Ｍに適用した具体的な製造方法について、図１ないし図
２１用いて説明する。

【００１３】まず、単結晶珪素からなるＰ^- 型半導体基
板１を用意する。半導体基板１はたとえば８〜１２（Ω
−cm）程度の抵抗値を有するように構成されている。次
に図１に示すように、半導体基板１上に選択的にメモリ
セル領域以外の部分にフォトレジスト膜２３を形成す
る。次に図２に示すように、このフォトレジスト膜２３
をマスクに弗酸、硝酸混合水溶液で約６０００Åウエッ
トエッチングすることにより、半導体基板１に凹部を形
成する。しかる後、耐エッチングマスクとして使用した
フォトレジスト膜２３をエッチング除去し、図３に示す
ように、およそ６０００Åの凹部を有する半導体基板を
形成する。ウエットエッチングは等方的に進行するため
フォトレジスト膜２３除去後、滑らかな段差部が形成さ
れる。また、ウエットエッチングにより凹部を形成して
いるためＬＯＣＯＳ法やドライエッチングのように窒化
膜の応力やダメージにより結晶欠陥が発生するという問
題もない。

【００１４】次に、半導体基板１の主面上に酸化珪素膜
２６を形成し、さらにこの酸化珪素膜２６上に耐酸化膜
２７を形成する。次に、ｎ型ウエル領域形成領域の耐酸
化膜２７を選択的に除去し、不純物導入用マスクおよび
耐酸化用マスクを形成する。耐酸化膜２７の選択的除去
はたとえばフォトレジスト膜を用いてエッチングするフ
ォトリソグラフィ技術で行う。

【００１５】次に、図４に示すように、耐酸化膜２７と
それをパターニングするフォトレジスト膜（図示しな
い）とを不純物導入用マスクとして用い、酸化珪素膜２
６を通して半導体基板１の主面部に選択的にｎ型不純物
３ｎを導入する。

【００１６】次に、耐酸化膜２７上のフォトレジスト膜
を除去する。この後、図５に示すように、耐酸化膜２７
を耐酸化用マスクとして用い、露出する酸化珪素膜２６
を成長させ、酸化珪素膜２６Ａを形成する。この酸化珪
素膜２６Ａは、ｐ型ウエル領域を形成する際の不純物導
入用マスクとして使用される。この酸化珪素膜２６Ａを
形成する酸化工程によって、前記導入されたｎ型不純物
３ｎが若干拡散され、ｎ型半導体領域（最終的にウエル
領域となる）３Ａが形成される。

【００１７】次に、耐酸化膜２７を選択的に除去する。
耐酸化膜２７はたとえば熱リン酸で除去する。この後、
図６に示すように、酸化珪素膜２６Ａを不純物導入用マ
スクとして用い、酸化珪素膜２６を通したｐ型ウエル領
域形成領域の半導体基板１の主面部に選択的にｐ型不純
物２ｐを導入する。このｐ型不純物２ｐは、酸化珪素膜
２６Ａが形成されているので、ｎ型ウエル領域となる半
導体領域３Ａの主面部には導入されない。

【００１８】次に、ｎ型不純物３ｎ、ｐ型不純物２ｐの
それぞれに引き伸し拡散を施し、図７に示すように、ｎ
型ウエル領域３およびｐ型ウエル領域２を形成する。こ
のウエル領域２および３は、１１００〜１３００〔℃〕
程度の高温度の雰囲気中で熱処理を施すことによって形
成する。結果的に、ｐ型ウエル領域２はｎ型ウエル領域
３に対して自己整合で形成される。

【００１９】次に、酸化珪素膜２６、２６Ａ上のそれぞ
れを含む基板全面に耐酸化膜２８を形成する。耐酸化膜
２８は、不純物導入用マスクおよび耐酸化用マスクとし
て使用される。次に、耐酸化膜２８上にフォトレジスト
膜を塗布し、素子間分離用絶縁膜（５）形成領域のフォ
トレジスト膜を除去し、エッチング用マスクおよび不純
物導入用マスク（図示しない）を形成する。このマスク
を用い、露出する耐酸化膜２８を選択的に除去する。

【００２０】次に、耐酸化膜２８およびそれをパターン
ニングしたフォトレジスト膜からなるマスクを不純物導
入用マスクとして用い、図８に示すように、露出する酸
化珪素膜２６を通してウエル領域２の主面部にｐ型不純
物４ｐを導入する。ｐ型不純物４ｐは、ウエル領域３の
主面上には酸化珪素膜２６に比べて厚い膜厚の酸化珪素
膜２６Ａが形成されているので、ウエル領域３の主面部
に導入されない。つまり、ｐ型不純物４ｐは、ウエル領
域２の主面部に選択的に導入される。このｐ型不純物４
ｐは、チャネルストッパ領域およびポテンシャルバリア
層を形成するようになっている。ｐ型不純物４ｐは、１
０¹³〔ａｔｏｍｓ／cm² 〕程度の不純物濃度のＢＦ₂ ま
たはＢを用い、イオン打込みで導入する。このｐ型不純
物４ｐを導入した後、耐酸化膜２８上のフォトレジスト
膜は除去する。

【００２１】次に、耐酸化膜２８を耐酸化用マスクとし
て用い、図９に示すように、露出する酸化珪素膜２６、
２６Ａのそれぞれを成長させて素子間分離用絶縁膜（フ
ィールド絶縁膜）５を形成する。素子間分離用絶縁膜５
はたとえば６０００〜８０００〔Å〕程度の膜厚で形成
される。

【００２２】この素子間分離用絶縁膜５を形成する工程
と実質的に同一製造工程によって、ウエル領域２の主面
部に導入されたｐ型不純物４ｐが引き伸し拡散され、ｐ
型のチャネルストッパ領域４Ａが形成される。このチャ
ンネルストッパ領域４Ａの形成の際、比較的長い熱処理
を施すので、横方向の拡散が大きく、図９に示すよう
に、特にメモリセルアレイにおいてはメモリセルＭ形成
領域の略全面にｐ型不純物４ｐが拡散され、ｐ型ポテン
シャルバリア層４Ｂが形成される。

【００２３】大容量のＤＲＡＭは、メモリセルＭのメモ
リセル選択用ＭＩＳＦＥＴＱ_S のゲート幅（チャネル
幅）寸法、およびその方向の半導体領域９の寸法が１．
０〔μｍ〕程度であるので、チャネルストッパ領域４Ａ
を形成するｐ形不純物４ｐがメモリセルＭ形成領域の略
全面まで拡散し、前述のようにメモリセルＭ形成領域の
略全面にポテンシャルバリア層４Ｂが形成される。

【００２４】周辺回路のＣＭＯＳを構成するｎチャネル
ＭＩＳＦＥＴＱ_n 形成利用域においては、ＭＥＳＦＥＴ
Ｑ_n のサイズがメモリセルＭサイズよりも大きいので、
素子間分離用絶縁膜５の近傍の一部しかｐ型不純物４ｐ
が拡散されず、実質的にポテンシャルバリア層４Ｂが形
成されない。すなわち、ポテンシャルバリア層４Ｂは、
周辺回路のＭＩＳＦＥＴＱ_n 形成領域には形成されず、
メモリセルアレイ形成領域には選択的に形成される。し
かも、ポテンシャルバリア層４Ｂはチャネルストッパ領
域４Ａと同一製造工程で形成することができる。

【００２５】チャネルストッパ領域４Ａ、ポテンシャル
バリア層４Ｂのそれぞれは、熱処理後、１０¹⁶〜１０¹⁷
〔ａｔｏｍｓ／cm² 〕程度の不純物濃度で構成される。
チャネルストッパ領域４Ａおよびポテンシャルバリア層
４Ｂを形成した後に、図９に示すように、耐酸化膜２８
を選択的に除去する。

【００２６】このように、メモリセルＭが素子間分離用
絶縁膜５およびチャネルストッパ領域４Ａで囲まれたＤ
ＲＡＭにおいて、ウエル領域２のメモリセルＭのＭＩＳ
ＦＥＴＱ_S 間の主面部に、ウエル領域２と同一導電型で
それよりも高濃度のｐ型不純物４ｐを導入し、少なくと
も前記ＭＩＳＦＥＴＱ_S の一方の半導体領域（情報蓄積
用容量素子Ｃとの接続側）９の形成領域下まで、ｐ型不
純物４ｐをウエル領域２の主面部で拡散させ、チャネル
ストッパ領域４Ａおよびポテンシャルバリア層４Ｂを形
成するとともに、ウエル領域２のＭＩＳＦＥＴ間の主面
上に素子間分離用絶縁膜５を形成することにより、前記
ポテンシャルバリア層４Ｂを形成する工程をチャネルス
トッパ領域４Ａを形成する工程で兼用することができる
ので、ＤＲＡＭの製造工程を低減することかできる。つ
まり、ポテンシャルバリア層４Ｂを形成するためのマス
ク形成工程および不純物導入工程を低減することができ
る。なお、メモリセルアレイは、メモリセルＭ形成領域
全面にポテンシャルバリア層４Ｂが形成される場合、ウ
エル領域２を設けなくてもよい。

【００２７】図９で説明した耐酸化膜２８を除去する工
程の後に、ウエル領域２の主面上の酸化珪素膜２６およ
びウエル領域３の主面上の酸化珪素膜２６Ａを除去し、
ウエル領域２、３のそれぞれの主面を露出させる。

【００２８】次に、図１０に示すように、露するウエル
領域２、３のそれぞれの主面上に酸化珪素膜６Ａを形成
する。酸化珪素膜６Ａは、素子間分離用絶縁膜５の形成
の際に、耐酸化膜（窒化珪素膜）２８によって素子間分
離用絶縁膜５の端部に形成される珪素の窒化膜所謂ホワ
イトリボンを酸化するために行う。酸化珪素膜６Ａは、
９００〜１０００〔℃〕程度の高温度のスチーム酸化で
形成し、４００〜１０００〔Å〕程度の膜厚で形成す
る。

【００２９】次に、図１０に示すように、素子間分離用
絶縁膜５で規定される素子形成領域であって、ウエル領
域２（メモリセルアレイにおいてはポテンシャルバリア
層４Ｂ）、ウエル領域３のそれぞれの主面部つまり基板
全面に、ｎチャネルＭＩＳＦＥＴのしきい値電圧調整用
のｐ型不純物２９ｐを導入する。ｐ型不純物２９ｐは、
１０¹²〔ａｔｏｍｓ／cm² 〕程度の不純物濃度のＢを用
い、３０〔ＫｅＶ〕程度のエネルギのイオン打込みで導
入する。

【００３０】次に、図１０に示すように、素子間分離用
絶縁膜５で規定される素子形成領域であって、ウエル領
域３の主面部に、選択的にｐチャネＭＩＳＦＥＴのしき
い値電圧調整用のｐ型不純物３０ｐを導入する。ｐ型不
純物３０ｐは、１０¹²〔ａｔｏｍｓ／cm² 〕程度の不純
物濃度のＢを用い、３０〔ＫｅＶ〕程度のエネルギのイ
オン打込みで導入する。これらのしきい値電圧調整用の
ｐ型不純物２９ｐ、３０ｐのそれぞれの導入は、ウエル
領域２、３のそれぞれの不純物濃度の設定のし方によっ
て省略することができる。

【００３１】次に、酸化珪素膜６Ａを選択的に除去し、
ウエル領域２、３のそれぞれの主面を露出させる。酸化
珪素膜６Ａはウエットエッチングで除去する。次に、図
１１に示すように、露出されたウエル領域２、３のそれ
ぞれの主面上にゲート絶縁膜６を形成する。ゲート絶縁
膜６は、８００〜１０００〔℃〕程度の高温度のスチー
ム酸化で形成し、１５０〜２５０〔Å〕程度の膜厚で形
成する。

【００３２】次に、ゲート絶縁膜６上および素子間分離
用絶縁膜５上を含む基板全面に多結晶珪素膜を形成す
る。多結晶珪素膜は、ＣＶＤで堆積させ、２０００〜３
０００〔Å〕程度の膜厚で形成する。この多結晶珪素膜
は、製造工程における第１層目のゲート配線形成工程に
よって形成される。この後、多結晶珪素膜にＰを熱拡散
によって導入し、多結晶珪素膜の抵抗値を低減する。

【００３３】次に、多結晶珪素膜上の全面に、層間絶縁
膜８を形成する。層間絶縁膜８は、主に多結晶珪素膜と
その上層の導電層とを電気的に分離するために形成す
る。層間絶縁膜８は、たとえば、ＣＶＤで堆積させた酸
化珪素膜を用い、３５００〜４５００〔Å〕程度の膜厚
で形成する。

【００３４】次に、図１１に示すように、図示しないフ
ォトレジスト膜で形成したエッチング用マスクを用い、
前記層間絶縁膜８、多結晶珪素膜を順次エッチングし、
ゲート電極７およびワード線（ＷＬ）７を形成する。層
間絶縁膜８および多結晶珪素膜は重ね切りされているの
で、ゲート電極７、ワード線７のそれぞれの上層に同一
形状の層間絶縁膜８が残存する。第１層目のゲート配線
形成工程は、メモリセルアレイにおいてＭＩＳＦＥＴＱ
_S のゲート電極７およびワード線７を形成するととも
に、周辺回路のＭＩＳＦＥＴＱ_n およびＱ_p のゲート電
極７を形成する。また、第１層目のゲート配線形成工程
は、図示しないが、素子間を接続する配線や抵抗素子を
形成するようになっている。前記エッチングは、ＲＩＥ
などの異方性エッチングを用いる。この後、前記フォト
レジスト膜は除去する。

【００３５】次に、不純物導入に起因する汚染を低減す
るために、露出するウエル領域２、３のそれぞれの主面
上（ゲート電極７およびワード線（ＷＬ）７の側壁も含
む）に酸化珪素膜（図示しない）を形成する。酸化珪素
膜は、たとえば、８５０〜９５０〔℃〕程度の高温度の
酸素ガス雰囲気中で形成され、１００〜８００〔Å〕程
度の膜厚で形成される。

【００３６】次に、図１２に示すように、素子間分離用
絶縁膜５および層間絶縁膜８を不純物導入用マスクとし
て用い、メモリセルアレイ形成領域およびｎチャネルＭ
ＩＳＦＥＴＱ_n 形成領域のウエル領域２の主面部に選択
的にｎ形不純物を導入する。このｎ型不純物の導入によ
って、ゲート電極７、ワード線（ＷＬ）７のそれぞれに
対して自己整合の低不純物濃度のｎ型半導体領域９が形
成される。半導体領域９を形成するｎ型不純物は、１０
¹³〔ａｔｏｍｓ／ｃｍ³ 〕程度の不純物濃度のＰ（また
はＡ_S ）を用い、６０〜１２０〔ＫｅＶ〕程度のエネル
ギのイオン打込みで導入する。前述したように、メモリ
セルＭのメモリセル選択用のＭＩＳＦＥＴＱ_S の少なく
とも情報蓄積用容量素子Ｃに接続される側の半導体領域
９は、１０¹⁴〔ａｔｏｍｓ／cm² 〕未満の低不純物濃度
のイオン打込みで構成されている。半導体領域９は、低
不純物濃度で構成されているので、ＭＩＳＦＥＴＱ_S ，
Ｑ _n のそれぞれをＬＤＤ構造で構成することができる。
半導体領域９を形成する際には、ｐチャネルＭＩＳＦＥ
ＴＱ_p 形成領域はフォトレジスト膜で形成した不純物導
入用マスクで覆われている。また、後述するが、周辺回
路のＣＭＯＳを構成するＭＩＳＦＥＴＱ_n は、半導体領
域９と１０¹⁴〔ａｔｏｍｓ／cm² 〕以上の高不純物濃度
のイオン打込みで形成された半導体領域１７とでソース
領域およびドレイン領域を構成するようになっている。
この半導体領域９を形成工程で、メモリセルＭのメモリ
セル選択用のＭＩＳＦＥＴＱ_S が略完成する。

【００３７】このように、スタックド構造の情報蓄積用
容量素子ＣでメモリセルＭが構成されるＤＲＡＭにおい
て、メモリセルＭのＭＩＳＦＥＴＱ_S の一方の半導体領
域９を、メモリセルＭ以外の周辺回路のＭＩＳＦＥＴＱ
_n の高不純物濃度の半導体領域１７（後述）に比べて、
低不純物濃度のイオン打込みで構成することにより、ソ
ース領域またはドレイン領域を形成するイオン打込みに
基づくウエル領域２表面の結晶欠陥の発生を低減し、情
報蓄積用容量素子Ｃに蓄積された情報となる電荷のリー
クを低減することができるので、ＤＲＡＭのリフレッシ
ュ特性を向上することができる。リフレッシュ特性の向
上は、ＤＲＡＭの情報書込動作および情報読出操作速度
の高速化を図ることができる。

【００３８】また、メモリセルＭのＭＩＳＦＥＴＱ_S
は、チャネル形成領域を低不純物濃度の半導体領域９で
構成しているので、短チャネル効果を抑制し、メモリセ
ルＭの面積を縮小することができる。つまり、半導体領
域９は、ＤＲＡＭの集積度を向上することができる。

【００３９】しかも、メモリセルＭのＭＩＳＦＥＴＱ_S
の半導体領域９は、周辺回路ＣＭＯＳのＭＩＳＦＥＴＱ
_n のＬＤＤ構造を構成するための半導体領域９と同一製
造工程で形成することにより、ＭＩＳＦＥＴＱ_S の低不
純物濃度のイオン打込み工程を別に追加することがな
く、ＭＩＳＦＥＴＱ_n の半導体領域９を形成する工程で
兼用することができるので、ＤＲＡＭの製造工程を低減
することができる。

【００４０】また、特に、メモリセルＭ形成領域におい
て、ポテンシャルバリア層４Ｂをチャネルストッパ領域
４Ａのｐ型不純物４ｐの拡散で形成し、両者の不純物濃
度を１０¹⁶〜１０¹⁷〔ａｔｏｍｓ／cm² 〕程度低い範囲
内に設定することができるので、ＭＩＳＦＥＴＱ_S の半
導体領域９とポテンシャルバリア層４Ｂあるいはチャネ
ルストッパ領域４Ａとｐｎ接合耐圧を向上することがで
きる。すなわち、メモリセルＭが素子間分離用絶縁膜５
およびチャネルストッパ領域４Ａで囲まれたＤＲＡＭに
おいて、メモリセルＭのＭＩＳＦＥＴＱ_S の少なくとも
一方の半導体領域（情報蓄積用容量素子Ｃに接続される
側）９下のウエル領域２の主面部に、チャネルストッパ
領域４Ａのｐ型不純物４ｐを拡散して形成したポテンシ
ャルバリア層４Ｂを設けたことにより、ポテンシャルバ
リア層４Ｂで情報蓄積用容量素子Ｃに少数キャリアが捕
獲されることを低減することができるので、メモリセル
モードのソフトエラーを防止することができるととも
に、チャネルストッパ領域４Ａの不純物濃度とポテンシ
ャルバリア層４Ｂの不純物濃度とを実質的に同一の不純
物濃度にし、チャネルストッパ領域４Ａあるいはポテン
シャルバリア層４Ｂと前記一方の半導体領域９とのｐｎ
接合耐圧を向上することができるので、情報蓄積用容量
素子Ｃの情報となる電荷のリークを低減し、情報の保持
特性を向上することができる。情報の保持特性の向上
は、ＤＲＡＭのリフレッシュ特性を向上し、情報法書込
動作および情報読出動作速度の高速化を図ることができ
る。

【００４１】また、前記ＤＲＡＭにおいて、ポテンシャ
ルバリア層４ＢをメモリセルＭのＭＩＳＦＥＴＱ_S の一
方の半導体領域９下および他方の半導体領域（相補性デ
ータ線２１（後述）に接続される側）９下のウエル領域
２の主面部に設けることにより、前記効果の他にデータ
線モードのソフトエラーを防止することができるので、
より情報の保持特性を向上することができる。

【００４２】次に、半導体領域９を形成する工程の後
に、素子間分離用絶縁膜５および層間絶縁膜８を不純物
導入用マスクとして用い、ｐチャネルＭＩＳＦＥＴＱ_P
形成領域のウエル領域３の主面部に選択的にｐ型不純物
を導入する。このｐ型不純物の導入によって、図１２に
示すように、ゲート電極７に対して自己整合の低不純物
濃度のｐ型半導体領域１０が形成される。半導体領域１
０を形成するｐ型不純物は、１０¹³〔ａｔｏｍｓ／cm
² 〕程度の不純物濃度のＢＦ₂ （またはＢ）を用い、６
０〜１００〔ＫｅＶ〕程度のエルネギのイオン打込みで
導入する。半導体領域１０を形成する際には、メモリセ
ルアレイ形成領域およびｎチャネルＭＩＳＦＥＴＱ_n 形
成領域はフォトレジスト膜で形成した不純物導入用マス
クで覆れている。

【００４３】次に、図１３に示すように、ゲート電極７
およびワード線（ＷＬ）７のそれぞれの側壁にサイドウ
ォールスペーサ１１を形成する。サイドウォールスペー
サ１１は、ＣＶＤで堆積させた酸化珪素膜にＲＩＥなど
の異方性エッチングを施すことによって形成することが
できる。酸化珪素膜はたとえば３５００〜４５００
〔Å〕程度の膜厚で形成する。サイドウォールスペーサ
１１のゲート長方向（チャネル長方向）の長さは２５０
０〜４０００〔Å〕程度で形成される。このとき、必要
に応じてフォトレジスト膜で領域を限定してエッチング
により形成してもよい。

【００４４】次に、図１４に示すように、層間絶縁膜８
上、サイドウォールスペーサ１１上などを含む基板全面
に、層間絶縁膜１２を形成する。層間絶縁膜１２は、ス
タックド構造の情報蓄積用容量素子Ｃを構成する第１電
極層１３（後述）、第２電極層１５（後述）のそれぞれ
をパターニングする際のエッチングストッパとして使用
される。特に、層間絶縁膜１２は、第１電極層および第
２電極層をパターニングする際、メモリセル選択用のＭ
ＩＳＦＥＴＱ_S の他方の半導体領域（層補型データ線２
１が接続される側）９の表面にエッチングによるダメー
ジを生じさせないために形成されている。層間絶縁膜１
２は、たとえば７００〜８００〔℃〕程度の高温度でし
かもＣＶＤで堆積させた酸化珪素膜を用い、１０００〜
２０００〔Å〕程度の膜厚で形成する。

【００４５】次に、図１４に示すように、メモリセルＭ
形成領域のＭＩＳＦＥＴＱ_S の一方の半導体領域（情報
蓄積用容量素子Ｃの第１電極層１３が接続される側）９
上の層間絶縁膜１２を選択的に除去し、接続孔１２Ａを
形成する。

【００４６】次に、図１５に示すように、前記接続孔１
２Ａを通して一部が半導体領域９に接続され、他部が層
間絶縁層８および１２を介在させてゲート電極７上およ
びワード線（ＷＬ）７上に延在する第１電極層１３を形
成する。第１電極層１３は、スタックド構造の情報蓄積
用容量素子Ｃの下側の電極層を構成する。

【００４７】この第１電極層１３は、ＣＶＤで堆積させ
た多結晶珪素で形成し、８００〜３０００〔Å〕程度の
膜厚で形成する。多結晶珪素膜は、まず表面に酸化珪素
膜を形成し、この酸化珪素膜を通して抵抗値を低減する
ｎ型不純物を導入し、熱処理後、前記酸化珪素膜を除去
することによって形成されている。前記酸化珪素膜は、
多結晶珪素膜の表面をスチーム酸化して形成し、約１０
０〔Å〕程度の膜厚で形成する。ｎ型不純物は、１０¹⁵
〔ａｔｏｍｓ／cm² 〕程度の不純物濃度のＡ_SまたはＰ
を用い、７５〜８５〔ＫｅＶ〕程度のエネルギのイオン
打込みで導入する。前記多結晶珪素膜のパターンニング
は、ドライエッチングで行う。多結晶珪素膜のエッチン
グの際には、層間絶縁膜１２がエッチングストッパ層と
して使用される。この第１電極層１３は、第２層目のゲ
ート配線形成工程によって形成されている。

【００４８】第１電極層１３と一方の半導体領域９とが
接続されたウエル領域２（実際には半導体領域９）の主
面部には、前記ｎ型不純物導入後の熱処理によって第１
電極層（多結晶珪素膜）１３に導入されたｎ型不純物が
拡散される。この拡散により高不純物濃度のｎ⁺ 型半導
体領域１３Ａが形成される。半導体領域１３Ａは半導体
領域９と一体に構成される。半導体領域１３Ａは、メモ
リセル選択用のＭＩＳＦＥＴＱ_S の一方の半導体領域を
構成するが、主に、半導体領域９と第１電極層１３との
オーミック特性を向上できるように構成されている（接
触抵抗値の低減）。なお、接続孔１２Ａ内の第１電極層
１３は、層間絶縁層８およびサイドウォールスぺーサ１
１を介して、ゲート電極７、ワード線（ＷＬ）７のそれ
ぞれと電気的に分離されている。

【００４９】次に、図１６に示すように、第１電極層１
３上を含む基板全面に誘電体膜１４を形成する。誘電体
膜１４は、基本的には窒化珪素膜１４Ａ、酸化珪素膜１
４Ｂを順次積層した２層構造で形成されている。窒化珪
素膜１４Ａは、第１電極層（多結晶珪素膜）１３上にＣ
ＶＤで堆積させ、５０〜１００〔Å〕程度の膜厚で形成
する。酸化珪素膜１４Ｂは、下層の窒化珪素膜１４Ａを
高圧で酸化し、１０〜６０〔Å〕程度の膜厚で形成す
る。酸化珪素膜１４Ｂを形成すると窒化珪素膜１４Ａが
若干食われるので、窒化珪素膜１４Ａは最終的に４０〜
８０〔Å〕程度の膜厚で構成される。

【００５０】次に、誘電体膜１４上の全面に、第２電極
層１５を構成する多結晶珪素膜を形成する。多結晶珪素
膜は、ＣＶＤで堆積させ、１５００〜２５００〔Å〕程
度の膜厚で形成する。この多結晶珪素膜は、製造工程に
おける第３層目のゲート配線形成工程によって形成され
る。

【００５１】次に、前記多結晶珪素膜に抵抗値を低減す
るｎ型不純物を導入する。ｎ型不純物は、リンを用い熱
拡散で多結晶珪素膜に導入する。ｎ型不純物は、多結晶
珪素膜の非抵抗値が２０〜１００〔Ω／□〕程度になる
ように導入する。

【００５２】次に、前記多結晶珪素膜上の全面にフォト
レジスト膜を塗布する。この後、フォトリソグラフィ技
術により、メモリセルＭの情報蓄積用容量素子Ｃの第２
電極層（１５）形成領域上のフォトレジスト膜を残存さ
せてエッチング用マスク３１（図１７の点線で示す）を
形成する。

【００５３】次に、エッチング用マスク３１を用い、前
記多結晶珪素膜をエッチングして第２電極層１５を形成
する。このエッチングは、プラズマエッチングを使用す
る。この後、引き続き、図１７に示すように、このエッ
チング用マスク３１（第２電極層１５でもよい）を用
い、露出する誘電体膜１４、その下層の層間絶縁膜１２
を順次エッチングする。このエッチングはドライエッチ
ングを使用する。誘電体膜１４は、第２電極層１５の形
状と実質的に同一形状で形成されその下部だけに存在す
るように形成される。メモリセルＭのＭＩＳＦＥＴＱ_S
の他方の半導体領域（相補性データ線２１が接続される
側）９上および周辺回路のＭＩＳＦＥＴＱ _n ，Ｑ_P のそ
れぞれの形成領域上の誘電体膜１４および層間絶縁膜１
２は前記エッチングで除去される。第２電極層１５を形
成する工程によって、メモリセルＭのスタックド構造の
情報蓄積用容量素子Ｃが略完成する。併せて、メモリセ
ルＭか略完成する。

【００５４】また、スタックド構造の情報蓄積用容量素
子ＣでメモリセルＭが構成されるＤＲＡＭにおいて、メ
モリセル選択用のＭＩＳＦＥＴＱ_S を形成し、このＭＩ
ＳＦＥＴＱ_S を覆う層間絶縁膜１２を形成し、この層間
絶縁膜１２の前記ＭＩＳＦＥＴＱ_S の一方の半導体領域
９上を選択的に除去し、この一方の半導体領域９が露出
する接続孔１２Ａを形成し、この接続孔１２を通して前
記一方の半導体領域９に接続され、かつＭＩＳＦＥＴＱ
_S のゲート電極７上に絶縁膜１２を介在させ延在する前
記スタックド構造の情報蓄積用容量素子Ｃの第１電極層
１３を形成し、この第１電極層１３上に誘電体膜１４を
形成し、この誘電体膜１４を介在させて、前記第１電極
層１３上にそれを覆う第２電極層１５を形成するととも
に、第２電極層１５あるいはそれをパターンニングする
マスク３１を用い、前記ＭＩＳＦＥＴＱ_S の他方の半導
体領域９上の前記層間絶縁膜１２を少なくとも除去する
ことにより、ＭＩＳＦＥＴの相補性データ線２１と接続
される側の他方の半導体領域９上の層間絶縁膜１２を除
去するマスクが第２電極層１２あるいはマスク３１で兼
用することができるので、層間絶縁膜１２を除去するた
めのマスク形成工程を低減することができる。

【００５５】また、前記ＭＩＳＦＥＴＱ_S の他方の半導
体領域９上の層間絶縁膜１２の除去が、同一マスクを使
用するために第２電極層１５に対して自己整合て行える
ので、製造工程におけるマスク合せ余裕寸法に相当する
分、メモリセルＭ面積を縮小することができる。この結
果、ＤＲＡＭの集積度を向上することができる。

【００５６】次に、基板全面に絶縁膜１６を形成する。
絶縁膜１６は、少なくとも周辺回路のＣＭＯＳ形成領域
であって、ソース領域およびドレイン領域上である半導
体領域９および１０上に形成する。絶縁膜１６は、たと
えばＣＶＤで堆積させた酸化珪素膜で形成し、３００
〔Å〕程度の膜厚で形成する。

【００５７】次に、周辺回路のＣＭＯＳを構成するｎチ
ャネルＭＩＳＦＥＴＱｎ形成領域において、ウエル領域
２の主面部に選択的にｎ型不純物を導入する。ｎ型不純
物の導入は、メモリセルＭ形成領域およびｐチャネルＭ
ＩＳＦＥＴＱｐ形成領域をフォトレジスト膜で覆った状
態において、主にゲート電極７および層間絶縁膜８を不
純物導入用マスクとして行う。ｎ型不純物は、たとえば
１０¹⁵〔ａｔｏｍｓ／cm² 〕程度の不純物濃度のＡ_S を
用い、７０〜９０〔ＫｅＶ〕程度のエネギのイオン打込
みで導入する。

【００５８】次に、周辺回路のＣＭＯＳを構成するｐチ
ャネルＭＩＳＦＥＴＱｐ形成領域において、ウエル領域
３の主面部に選択的にｐ型不純物を導入する。ｐ型不純
物の導入は、メモリセルＭ形成領域およびｎチャネルＭ
ＩＳＦＥＴＱｎ形成領域をフォトレジスト膜で覆った状
態において、主にゲート電極７および層間絶縁膜８を不
純物導入用マスクとして行う。ｐ型不純物は、たとえば
１０¹⁵〔ａｔｏｍｓ／cm² 〕程度の不純物濃度のＢＦ₂
を用い、７０〜９０〔ＫｅＶ〕程度のエネルギのイオン
打込みで導入する。

【００５９】この後、前記ｎ型不純物及びｐ型不純物に
引き伸し拡散を施し、図１８に示すように、ウエル領域
２の主面部にｎ⁺ 型半導体領域１７、ウエル領域３の主
面部にｐ⁺ 型半導体領域１８のそれぞれを形成する。半
導体領域１７を形成する工程によってＭＩＳＦＥＴＱｎ
は略完成し、半導体領域１８を形成する工程によってＭ
ＩＳＦＥＴＱｐは略完成する。

【００６０】次に、基板全面に層間絶縁膜１９を形成す
る。層間絶縁膜１９は、ＣＶＤで堆積させた酸化珪素膜
１９Ａ、グラスフローが可能なＣＶＤで堆積された酸化
珪素膜（ＢＰＳＧ）１９Ｂを順次積層した２層構造で形
成されている。

【００６１】下層の酸化珪素膜１９Ａは、酸化珪素膜１
９Ｂに含有されているＢ，Ｐのそれぞれが下層の素子に
漏ることを防止し、かつグラスフローで酸化珪素膜１９
Ｂが薄くなった部分の絶縁耐圧を確保するために形成さ
れる。酸化珪素膜１９Ａは、たとえば５００〜２０００
〔Å〕程度の膜厚で形成する。

【００６２】上層の酸化珪素膜１９Ｂは、その表面を平
坦化し、上層配線２１のステップカバレッジを向上する
ために形成する。酸化珪素膜１９Ｂは、たとえば３００
０〜７０００〔Å〕程度の膜厚で形成する。

【００６３】次に、層間絶縁膜１９の上層の酸化珪素膜
１９Ｂにグラスフローを施し、その表面を平坦化する。
グラスフローは、たとえば９００〜１０００〔℃〕程度
の高温度の窒素ガス雰囲気で行う。

【００６４】次に、図１９に示すように、前記半導体領
域９，１７，１８のそれぞれの上部、ワード線７の上部
（図示しない）および第２電極層１５の上部（図示しな
い）の層間絶縁膜１９を選択的に除去し、接続孔１９Ｃ
を形成する。接続孔１９Ｃは、層間絶縁膜１９の上部に
ウエットエッチング、その下部にＲＩＥなどの異方性エ
ッチングを施して形成する。

【００６５】次に、前記接続孔１９Ｃから露出する半導
体領域９などの珪素表面上に酸化珪素膜３２を形成す
る。酸化珪素膜３２は、後工程の熱処理（半導体領域２
０を形成する不純物の引き伸し拡散）で層間絶縁膜１９
の酸化珪素膜１９ＢのＢあるいはＰが接続孔１９Ｃを通
して半導体領域９などの主面部に導入されるこを防止す
るために形成される。Ｂがｎ型の半導体領域９や１７に
導入されたり、Ｐがｐ型の半導体領域１８に導入された
場合には、実効的な不純物濃度が低下し、各半導体領域
とそれに接続される配線との接触抵抗値が増大する。酸
化珪素膜３２は１２０〜３００〔Å〕程度の薄膜で形成
される。

【００６６】次に、メモリセル選択用のＭＩＳＦＥＴＱ
_S およびｎチャネルＭＩＳＦＥＴＱｎ形成領域におい
て、接続孔１９Ｃを通して半導体領域９，１７の主面部
にｎ型不純物を選択的に導入する。ｎ型不純物は、酸化
珪素膜３２を通過させる。そして、このｎ型不純物に引
き伸し拡散を施し、図１９に示すように、高不純物濃度
のｎ⁺ 型半導体領域２０を形成する。半導体領域２０
は、製造工程におけるマスク合せずれで半導体領域９あ
るいは１７と接続孔１９Ｃとがずれた場合、接続孔１９
Ｃに通される配線２１とウエル領域２とがショートする
ことを防止するために形成されている。半導体領域２０
を形成するｎ型不純物は、たとえば、１０¹⁵〔ａｔｏｍ
ｓ／cm² 〕程度の高不純物濃度のＡ_S を用い、１１０〜
１３０〔ＫｅＶ〕程度のエネルギのイオン打込みで導入
する。この半導体領域２０は、メモリセルＭにおいて、
ＭＩＳＦＥＴＱ_S の他方の半導体領域９と一体に構成さ
れ、ソース領域またはドレイン領域の一部を構成する。
この半導体領域２０は、高不純物濃度のイオン打込みで
形成されているので、相補性データ線２１との接触抵抗
を低減することができる。

【００６７】次に、図２０に示すように、接続孔１９Ｃ
を通して半導体領域９，１７，１８などのそれぞれと接
続し、層間絶縁膜１９上を延在する配線２１を形成す
る。配線２１は、第１層目の配線形成工程によって形成
され、相補性データ線２１、Ｙセレクト信号線２１など
を構成する。配線２１はバリアメタル膜２１Ａ、アルミ
ニウム膜２１Ｂ、保護膜２１Ｃを順次積層した３層構造
で構成されている。この配線２１は、ＲＩＥなどの異方
性エッチングを用いてパターニングされる。

【００６８】バリアメタル膜２１Ａは、スパッタで堆積
させたＭｏＳｉ₂ を用い、１００〜２００〔Å〕程度の
厚で形成される。このバリアメタル膜２１Ａは、アルミ
ニウム膜２１Ｂ下の全面に形成されており、アルミニウ
ム膜２１Ｂ中にＭｏを導入することができるので、アル
ミニウムの結晶粒の成長を抑え、ストレスマイグレーシ
ョンを低減することができる。

【００６９】アルミニウム膜２１Ｂは、ＣｕおよびＳｉ
の添加物が添加されている。このアルミニウム膜２１Ｂ
は、スバッタ堆積させ、４０００〜６０００〔Å〕程度
の膜厚で形成する。

【００７０】保護膜２１Ｃは、ＭｏＳｉｘ（ｘ＝０＜ｘ
＜１．２）を用い、１００〜１０００〔Å〕程度の膜厚
で形成する。この保護膜２１Ｃは、配線２１を形成する
際のウエット処理で使用される液体からアルミニウム膜
２１Ｂの表面を保護するために形成されている。

【００７１】また、マイグレーションを低減する元素
（Ｃｕなど）が添加されたアルミニウム膜２１Ｂを主体
とする配線２１は、前記元素が添加されたアルミニウム
膜２１Ｂを形成し、このアルミニウム膜２１Ｂ上にれそ
をウエット処理で使用される液体から保護する保護膜２
１Ｃを形成し、この保護膜２１Ｃ上にエッチングマスク
（図示していないが、配線２１のエッチングマスク）を
形成し、このエッチングマスクを用い、保護膜２１Ｃお
よびアルミニウム膜２１Ｂを所定の形状にエッチング
し、この後、前記エッチングマスクを除去するウエット
処理を施すことにより、前記エッチングあるいはウエッ
ト処理の際に、アルミニウム膜２１Ｂと、そのアルミニ
ウムと前記元素とで形成される金属間化合物とで構成さ
れる電池の反応を防止することができるので、この電池
反応に起因するアルミニウム膜２１Ｂの損傷を防止する
ことができる。この結果、配線２１は、形状不良を低減
し、あるいは断線を防止し、あるいはマイクレーション
を低減することができる。

【００７２】図２０に示す配線２１を形成する工程の後
に、配線２１上を含む基板全面に層間絶縁膜２２を形成
する。層間絶縁膜２２は、３層構造で構成されている。
下層の酸化珪素膜２２Ａは、１０００〜２０００〔Å〕
程度の膜厚で形成する。

【００７３】中間層の酸化珪素膜２２Ｂは、その表面を
平坦化するために形成されている。酸化珪素膜２２Ｂ
は、数回（２〜５回）の塗布（合計１０００〜２０００
〔Å〕程度の膜厚で塗布する）およびベーク処理（約４
５０〔℃〕）で形成され、ち密な膜質で形成されてい
る。また、酸化珪素膜２２Ｂは、ベーク処理の温度を順
次高め、良質の膜質で形成してもよい。

【００７４】上層の酸化珪素膜２２Ｃは、層間絶縁膜２
２全体としての膜の強度を高めるために形成する。酸化
珪素膜２２Ｃは、４０００〜７０００〔Å〕程度の膜厚
で形成する。

【００７５】次に、図２１に示すように、前記層間絶縁
膜２２に接続孔２２Ｄを形成する。接続孔２２Ｄは、多
層フォトレジスト膜（エッチングマスク）およびＲＩＥ
などの異方性エッチングを用いたレジスト後退法によっ
て断面階段状に形成する。この後にエッチングによるダ
メージを回復するために４００〔℃〕程度の熱処理を行
う。

【００７６】次に、接続孔２２Ｄを通して配線２１に接
続するように層間絶縁膜２２上を延在する第２層目の配
線形成工程によって形成される配線（図示せず）を形成
する。さらに、この図示しない配線上を含む基板全面
に、図示しないパッシベーション膜を形成する。これら
一連の工程を施すことにより、本実施例のＤＲＡＭはほ
ぼ完成する。

【００７７】本発明の実施例は、ＤＲＡＭに本発明を適
用して説明したが、ＤＲＡＭに限らずＳＲＡＭ，ＥＰＲ
ＯＭ，Ｅ² ＰＲＯＭなどにも本発明を適用することがで
きる。

【００７８】図２２から図２４は、結晶欠陥を発生させ
ずに基板表面に凹部を形成する他の方法を示している。
まず図２２に示すように半導体基板１上に選択的にメモ
リセル領域以外の部分にフォトレジスト膜２３をマスク
にしてたとえば加速電圧５０ＫｅＶ注入量１×１０¹⁹／
cmで酸素をイオン注入する。この後イオン注入マスクと
して使用したフォトレジストマスクを除去し、約９００
℃〜１０００℃の熱処理を行うことによって、約１２０
００Åの酸化膜２４Ａを形成する。しかる後酸化膜２４
Ａをエッチング除去し、図２４に示すようにおよそ６０
００Åの凹部を有する半導体基板を形成する。凹部の深
さはイオン注入条件を変更することによって、変えるこ
とができるが、ここでは先の実施例と同様に０．６μｍ
とした。

【００７９】図２５から図２９も結晶欠陥を発生させず
に基板表面に凹部を形成するさらに他の方法を示してい
る。まず図２５に示すように９５０℃のドライ酸化によ
りおよそ６０００Åの酸化膜２４を形成する。しかる
後、半導体基板１上に選択的にメモリセル領域の部分に
フォトレジスト膜２３を形成する。次に図２７に示すよ
うにこのフォトレジスト膜２３をマスクにして酸化膜２
４をウエットエッチング除去し、フォトレジスト膜２３
を除去する。次に１０５０℃でジクロルシランガスと水
素をもちいて選択エピタキシャル成長により単結晶珪素
を６０００Å成長させる。しかる後、酸化膜２４をウエ
ットエッチング除去して図２９に示すようにおよそ６０
００Å凹部を有する半導体基板を形成する。

【００８０】

【発明の効果】以上のように本発明によれば、メモリセ
ル部と周辺回路部の素子の高さの差を縮小することがで
きるので、両領域とも露光装置の焦点深度内におさめる
ことができ、高精度で微細なパターンを形成することが
でき、より微細なパターンを用いて素子を形成できる。
したがって、チップサイズを小さくでき、ウエハ１枚当
たりのチップ取得数を上げることが可能となりコストが
下がる。また寸法精度の向上により歩留まりも向上す
る。特に、ＬＯＣＯＳ法やドライエッチングのように結
晶欠陥を誘発する方法で単結晶半導体基板に凹部もしく
は凸部を形成していないため、電荷保持特製の良好な半
導体記憶装置を製造することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体記憶装置の製造方法
におけるメモリセル部および周辺回路部の成形工程を示
す要部断面図

【図２】同メモリセル部および周辺回路部の次の成形工
程を示す要部断面図

【図３】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図４】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図５】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図６】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図７】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図８】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図９】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図10】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図11】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図12】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図13】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図14】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図15】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図16】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図17】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図18】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図19】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図20】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図21】同メモリセル部および周辺回路部のさらに次の
成形工程を示す要部断面図

【図22】本発明の他の実施例の半導体記憶装置の製造方
法において半導体基板に凹部を形成する工程を示す要部
断面図

【図23】同凹部を形成する次の工程を示す要部断面図

【図24】同凹部を形成するさらに次の工程を示す要部断
面図

【図25】本発明のさらに他の実施例の半導体記憶装置の
製造方法において半導体基板に凹部を形成する工程を示
す要部断面図

【図26】同凹部を形成する次の工程を示す要部断面図

【図27】同凹部を形成するさらに次の工程を示す要部断
面図

【図28】同凹部を形成するさらに次の工程を示す要部断
面図

【図29】同凹部を形成するさらに次の工程を示す要部断
面図

【符号の説明】

ＭメモリセルＱ_s メモリセル選択用のＭＩＳＦＥＴＱ_n ，Ｑ_p ＭＩＳＦＥＴＣ情報蓄積用容積素子ＷＬワード線ＤＬ相補性データ線ＹＳＬＹセレクト信号線１Ｐ^- 型半導体基板４Ａチャネルストッパ領域４Ｂポテンシャルバリア層６ゲート絶縁膜７ゲート電極またはワード線９，１０，１３Ａ，１７，１８，２０半導体領域１２層間絶縁膜１２Ａ接続孔１３第１電極層１４誘電体膜１５第２電極層１６絶縁膜１９層間絶縁膜２１配線２２層間絶縁膜２３フォトレジスト膜２４，２４Ａ酸化膜

Claims

【特許請求の範囲】

【請求項１】凹部および凸部を有する半導体基板と、
前記凹部に位置する複数のメモリセルで構成されたメモ
リセルアレイ領域と、前記凸部に位置する複数のＭＩＳ
ＦＥＴで構成された周辺回路領域からなる半導体記憶装
置の製造方法であって、 (a) 平坦な表面を有する半導体基板の第１の領域に選択
的にウエットエッチング用のマスクを形成する工程； (b) ウエットエッチング用のマスク層で被われていない
第２の領域をウエットエッチングし、前記半導体基板に
凹部を形成する工程； (c) 前記第２の領域に複数のメモリセルからなるメモリ
セルアレイ領域を形成する工程； (d) 前記第１の領域に複数のＭＩＳＦＥＴを有する周辺
回路領域を形成する工程を有することを特徴とする半導
体記憶装置の製造方法。
【請求項２】凹部および凸部を有する半導体基板と、
前記凹部に位置する複数のメモリセルで構成されたメモ
リセルアレイ領域と、前記凸部に位置する複数のＭＩＳ
ＦＥＴで構成された周辺回路領域からなる半導体記憶装
置の製造方法であって、 (a) 平坦な表面を有する半導体基板の第１の領域に選択
的にイオン注入用のマスクを形成する工程； (b) イオン注入用のマスク層で被われていない第２の領
域に酸素をイオン注入する工程； (c) 前記イオン注入マスクを除去した後、熱処理を施し
前記半導体基板の第１の領域以外の第２の領域に酸化膜
を形成する工程； (d) 前記第２の領域に形成された酸化膜を除去して平坦
な半導体基板に凹部を形成する工程； (e) 前記第２の領域に複数のメモリセルからなるメモリ
セルアレイ領域を形成する工程； (f) 前記第１の領域に複数のＭＩＳＦＥＴを有する周辺
回路領域を形成する工程を有することを特徴とする半導
体記憶装置の製造方法。
【請求項３】凹部および凸部を有する半導体基板と、
前記凹部に位置する複数のメモリセルで構成されたメモ
リセルアレイ領域と、前記凸部に位置する複数のＭＩＳ
ＦＥＴで構成された周辺回路領域からなる半導体記憶装
置の製造方法であって、 (a) 平坦な表面を有する半導体基板表面に熱酸化膜を形
成する工程； (b) 前記半導体基板の第１の領域に選択的にウエットエ
ッチング用のマスク層を形成する工程； (c) ウエットエッチング用のマスク層で被われていない
第２の領域をウエットエッチングし、酸化膜を除去する
工程 (d) マスク層を除去後、前記半導体基板の第２の領域上
に選択エピタキシャル成長により単結晶シリコンを成長
させ、平坦な半導体基部に凸部を形成する工程； (e) 前記半導体基板の第１の領域上の熱酸化膜をウエッ
トエッチング除去する工程； (f) 前記第１の領域に複数のメモリセルからなるメモリ
セルアレイ領域を形成する工程； (g) 前記第２の領域に複数のＭＩＳＦＥＴを有する周辺
回路領域を形成する工程を有することを特徴とする半導
体記憶装置の製造方法。