JPH06149668A - ブロックトレース方式 - Google Patents

Abstract

(57)【要約】 【目的】主記憶装置に使用するメモリーと同程度のメモ
リーを使用することで比較的安価なブロックトレース回
路を構成し、またトレース可能な範囲を広げることで一
そうマクロなソフトウェアの動作を把握する。 【構成】プロセッサ１が読み出そうとする命令がキャッ
シュメモリー３に存在するかどうかをキャッシュコント
ローラー４が判断し、キャッシュミスヒットのときはキ
ャッシュミスヒット信号７とミスヒット種別信号８を出
力し、バスコントローラー６はこれを受けてブロックリ
ード動作に入る。ブロックトレース回路１５はブロック
リード信号１１と命令キャッシュミス信号１２を受けて
アドレスバス１３からブロックリードの先頭アドレスを
記憶する。もしプロセッサ１が命令ストリーミングモー
ドならば、走行表示信号１９が来た時にキャッシュミス
アドレスを記憶する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は命令キャッシュメモリー
を有しプロセッサの命令実行を記録しておくことができ
る情報処理装置におけるブロックトレース方式に関す
る。

【０００２】

【従来の技術】一般に、命令キャッシュメモリーを有す
る情報処理装置では、プロセッサは命令を実行する際に
命令キャッシュメモリーから命令を取り出して実行す
る。

【０００３】従来の多くの情報処理装置においては、こ
の命令読出し時のアドレスを命令の読出し毎に順次記憶
していくような記憶回路−これをトレース回路と呼ぶ−
を設け、ソフトウェアのデバッグまたは障害発生時の解
析に用いることが行われている。

【０００４】図２は従来のトレース方式の一例を示すブ
ロック図である。図２を参照して本例の動作について説
明する。

【０００５】プロセッサ２１はまずキャッシュアドレス
バス２２を介して命令の存在するアドレスをキャッシュ
メモリー２３へ出力し、同時に命令読出し信号２４もキ
ャッシュコントローラー２５へ出力する。命令読出し信
号２４を受けたキャッシュコントローラー２５はキャッ
シュメモリー２３へ命令キャッシュのリードであること
をキャッシュ選択信号２６により通知する。

【０００６】キャッシュメモリー２３は命令キャッシュ
からキャッシュデータバス２７を介して命令をプロセッ
サ２１へ出力する。この時トレース回路２８は命令読出
し信号２４によりキャッシュアドレスバス２２からアド
レスを記憶する。トレース回路２８はこの動作を命令読
出しの度に記憶容量が一杯になるまで順次行い、容量が
一杯になると一番初めに記憶したアドレスを消して最新
のアドレスを書き込むようなリング状の動作を行う。こ
のように命令読出しのアドレスを記憶していく動作、即
ち命令の実行アドレスを記憶していく動作をトレースす
るという。

【０００７】もし何らかの障害が発生して割込みがかか
った場合、あるいはソフトウェアにより故意に割込みを
かけた場合は、割込み処理回路２９から停止信号３０に
よりトレース回路２８へトレースを停止するよう要求す
る。その後、割込み処理回路２９からトレースデータバ
ス３１を介してトレースデータを読み出すことで障害発
生時のソフトウェア走行状態を知ることができるように
なっている。

【０００８】

【発明が解決しようとする課題】この従来の情報処理装
置において、キャッシュアドレスバスに接続されるトレ
ース回路のメモリーは、キャッシュメモリーに使用され
るメモリーと同程度の高速なメモリーが必要であり、こ
のような高速なメモリーは主記憶装置に使用するメモリ
ーより高価であるため、システム全体の値段が高くなる
という問題点があった。

【０００９】また、最近はプロセッサの動作周波数も高
くなり、それに伴ってより高速なメモリーが必要とな
り、ますます高価となっている。

【００１０】さらに、一命令毎に記憶して行くためにト
レースの範囲が狭く、狭い範囲でしかソフトウェアの動
きを把握できないという問題点もあった。

【００１１】キャッシュは通常、一定のワード数からな
るブロック毎に分けられており、ミスヒットした場合
は、そのブロック単位に主記憶装置から読み出すブロッ
クリードが行われる。本発明はこのブロックリードに着
目してなされたもので、上記従来の問題点を解決したブ
ロックトレース方式を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明のブロックトレー
ス方式は、キャッシュメモリーと、主記憶装置から前記
キャッシュメモリーへのブロックリード手段とを備える
情報処理装置において、読み出そうとする命令あるいは
データがキャッシュにヒットしているかどうかを判断
し、ミスヒットしたときは前記キャッシュが命令キャッ
シュであったかデータキャッシュであったかを通知し、
読み出そうとする命令がキャッシュミスヒット時にこの
ミスヒットしたブロックの読込みを前記主記憶装置に通
知し、前記主記憶装置と接続されるアドレスバスを介し
て命令キャッシュミスヒット時におけるブロックリード
の先頭アドレスまたはキャッシュミスヒットアドレスを
ミスヒット毎に順次記憶することによりプロセッサの走
行を記録することを特徴とする。

【００１３】そして、前記アドレスバスを介して前記主
記憶装置に接続されたブロックトレース回路と、命令キ
ャッシュミスヒット時における前記ブロックリードの先
頭アドレスまたは前記キャッシュミスヒットアドレスを
ミスヒット毎に前記ブロックトレース回路に記憶させる
バスコントローラーとを備えることを特徴とする。

【００１４】

【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のブロックトレース方式の一実施例を
示すブロック図である。

【００１５】図１に示すように、本実施例はプロセッサ
１と、プロセッサ１とキャッシュアドレスバス９，キャ
ッシュデータバス１０により接続されたキャッシュメモ
リー３およびバスコントローラー６と、キャッシュアド
レスバス９に接続されたキャッシュコントローラー４
と、バスコントローラー６とアドレスバス１３により接
続された主記憶装置５およびブロックトレース回路１５
とを備え、主記憶装置５とバスコントローラー６との間
はデータバス１４により接続されている。

【００１６】キャッシュコントローラー４はプロセッサ
１からの命令読込みおよびデータ読込み時にその読み込
む命令あるいはデータがキャッシュメモリー３に存在す
るかどうかをチェックする。バスコントローラー６はキ
ャッシュミスヒット時に主記憶装置５からブロック読込
みを行う。ブロックトレース回路１５はブロックリード
の先頭アドレスを記憶しておく。

【００１７】なお、２はプロセッサ１が命令を読み出す
ときの命令読出し信号、７はキャッシュコントローラー
４かキャッシュミスヒットを検出したときプロセッサ１
およびバスコントローラー６へ出力するミスヒット信
号、８はキャッシュミスヒット時にミスヒットしたのが
命令キャッシュかデータキャッシュかをプロセッサ１お
よびバスコントローラー６へ出力するミスヒット種別信
号、１１はミスヒット信号７を受けたバスコントローラ
ー６が主記憶装置５およびブロックトレース回路１５に
対して出力するブロックリード信号、１２は命令キャッ
シュミスヒット時にバスコントローラー６からブロック
トレース回路１５に対して出力する命令キャッシュミス
信号、１６はバスコントローラー６が読み出したデータ
をキャッシュメモリー３へ書き込むための書込み信号、
１７はブロックリードの終了を通知するブロックリード
終了信号、１８はプロセッサ１へキャッシュコントロー
ラー４からブロックリード終了と処理の再開を通知する
処理再開信号、１９はプロセッサ１が走行しているかど
うかを示すプロセッサ走行表示信号である。

【００１８】続いて本実施例の動作について説明する。
プロセッサ１は命令を読み出す際、まず命令読出し信号
２をキャッシュコントローラー４に出力するのと同時
に、キャッシュアドレスバス９へアドレスを出力する。
キャッシュコントローラー４はプロセッサ１から命令読
出し信号２を受けると、キャッシュアドレスバス９のア
ドレスを判断して読み出そうとするアドレスがキャッシ
ュメモリー３に存在するかを判断し、存在しないとき、
すなわちミスヒットしたときは、ミスヒット信号７によ
りプロセッサ１とバスコントローラー６に通知する。ま
たミスヒットしたのが命令キャッシュであることもミス
ヒット種別信号８によって通知する。

【００１９】ミスヒット信号７を受け取ったプロセッサ
１は命令の読出しを一時停止する。一方バスコントロー
ラー６はブロックリード信号１１を主記憶装置５へ出力
すると同時に、ブロックリードの先頭アドレスをアドレ
スバス１３を介して出力する。また、バスコントローラ
ー６はブロックトレース回路１５に対して命令キャッシ
ュミス信号１２を出力する。この時、命令キャッシュミ
ス信号１２およびブロックリード信号１１を受け取った
ブロックトレース回路１５はアドレスバス１３を介して
ブロックリードの先頭アドレスを記憶する。ただし、こ
のブロックリードの先頭アドレスは必ずしもミスヒット
したアドレスではない。

【００２０】ブロックリード信号１１およびブロックリ
ードの先頭アドレスを受け取った主記憶装置５はキャッ
シュのブロックサイズに対応したブロック分のデータを
データバス１４を介してバスコントローラー６へ１ワー
ドずつ順次返し、バスコントローラー６はそのデータを
順次キャッシュデータバス１０へ出力するのと同時に書
込み信号１６により順次キャッシュメモリー３へ書き込
んで行く。バスコントローラー６は所定のブロック分の
キャッシュメモリー３への書込みを終了すると、ブロッ
クリード終了信号１７をキャッシュコントローラー４へ
出力し、それを受けたキャッシュコントローラー４は処
理再開信号１８によりプロセッサ１に対して命令読出し
ができるようになっとことを通知する。

【００２１】もしここで、プロセッサ１がブロックリー
ド中のキャッシュアドレスバス９を監視して次に走行し
始めるアドレスすなわちミスヒットしたアドレスを発見
したとき、その時のデータを読み込んで走行し始めると
いう命令ストリーミングモードならば、ブロックリード
の先頭アドレスは記憶しないでおき、プロセッサ走行表
示信号１９がアクティブになった時のアドレスを記憶す
るようにする。こうすることでミスヒットアドレスその
ものを記憶することも可能である。

【００２２】以上のように本実施例によれば、ブロック
トレース回路をキャッシュアドレスバスではなく、主記
憶装置に接続されるバスに置くことにより、主記憶装置
と同程度のメモリーが使用できる。また、ブロックリー
ドの先頭アドレスまたはキャッシュミスヒットアドレス
を記憶することにより、キャッシュのミスヒット毎に記
憶が行われるので、従来の方式よりもより広範囲のソフ
トウェアの動きを把握することが可能となった。

【００２３】

【発明の効果】以上説明したように本発明は、従来と同
じトレースメモリーの容量でソフトウェアの動きをより
広範囲に把握することができ、また、主記憶装置と同程
度の速度のメモリーが使用できるので、システム全体の
価格を安くすることが可能であるという効果を有する。

【図面の簡単な説明】

【図１】本発明のブロックトレース方式の一実施例を示
すブロック図である。

【図２】従来のトレース方式の一例を示すブロック図で
ある。

【符号の説明】

１，２１ プロセッサ ２，２４ 命令読出し信号 ３，２３ キャッシュメモリー ４，２５ キャッシュコントローラー ５ 主記憶装置 ６ バスコントローラー ７ ミスヒット信号 ８ ミスヒット種別信号 ９，２２ キャッシュアドレスバス １０，２７ キャッシュデータバス １１ ブロックリード信号 １２ 命令キャッシュミス信号 １３ アドレスバス １４ データバス １５ ブロックトレース回路 １６ 書込み信号 １７ ブロックリード終了信号 １８ 処理再開信号 １９ プロセッサ走行表示信号 ２６ キャッシュ選択信号 ２８ トレース回路 ２９ 割込み処理回路 ３０ 停止信号 ３１ トレースデータバス

Claims (2)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリーと、主記憶装置から
   前記キャッシュメモリーへのブロックリード手段とを備
   える情報処理装置において、読み出そうとする命令ある
   いはデータがキャッシュにヒットしているかどうかを判
   断し、ミスヒットしたときは前記キャッシュが命令キャ
   ッシュであったかデータキャッシュであったかを通知
   し、読み出そうとする命令がキャッシュミスヒット時に
   このミスヒットしたブロックの読込みを前記主記憶装置
   に通知し、前記主記憶装置と接続されるアドレスバスを
   介して命令キャッシュミスヒット時におけるブロックリ
   ードの先頭アドレスまたはキャッシュミスヒットアドレ
   スをミスヒット毎に順次記憶することによりプロセッサ
   の走行を記録することを特徴とするブロックトレース方
   式。
2. 【請求項２】 前記アドレスバスを介して前記主記憶装
   置に接続されたブロックトレース回路と、命令キャッシ
   ュミスヒット時における前記ブロックリードの先頭アド
   レスまたは前記キャッシュミスヒットアドレスをミスヒ
   ット毎に前記ブロックトレース回路に記憶させるバスコ
   ントローラーとを備えることを特徴とする請求項１記載
   のブロックトレース方式。