JPH06139708A - 変調回路 - Google Patents
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Abstract
安定性を図る。 【構成】最長および最短記録波長を制限しながら記録波
形の低域成分を抑圧する変調回路において、使用の禁止
されるマージンビットに関する禁止信号と、このマージ
ンビットに対して前置されるnチャネルビットパターン
の最終記録波形レベルに関する信号CWLLと、DSV
の極性に関する制御信号と、DSVの絶対値の大きさを
検出することでゲインの切り替えを行うDSV積分回路
からの制御信号と、このマージンビットに対して後置さ
れるnチャネルビットパターンのDSVに関する信号1
4NWDとを入力とするマージンビット発生回路40を
有し、これより複数種類のマージンビットのうち最適な
マージンビットが出力される。DSVの大きさを見るこ
とによってDSVの収束性などが改善される。
Description
等を記録する記録系の変調回路に関し、例えば、コンパ
クトディスク(以下、CDという)方式準拠の追記型
(以下、WOという)や書換型(以下、MOという)の
CD記録再生装置の変調回路において、チャネルコーデ
ィングのディジタルサムヴァリエーション(以下、DS
Vという)の制御に適用される。
ディジタル信号は、誤り検出訂正符号が付加された後、
変調回路に供給され記録再生系の特性に適した符号に変
換(チャネルコーディング)される。
ットの概要を示す図であり、変調方式としては8−14
変換(以下、EFMという)が用いられる。
シンボルという)を14チャネルビットの符号に変換
し、24チャネルビットの同期信号と14チャネルビッ
トのサブコードを付加した後、これらの符号間を3チャ
ネルビットのマージンビットで連結し、NRZI記録す
る変調方式である。
示す図である。
値区間、LおよびRチャネル各6サンプル、1サンプル
は16ビットデータ)期間にCIRC(クロスインター
リーブリードソロモンコード)エンコーダから変調回路
に入力する24シンボルのデータ(音楽信号)と8シン
ボルのパリティは、それぞれ14チャネルビットに変換
され、3チャネルビットのマージンビットで連結されて
図示のように、フレーム当り588チャネルビットとさ
れ、4.3218MbpsのチャネルビットレートでC
D上にNRZI記録される。
ば、ルックアップテーブルROMを参照して、“1”と
“1”間の“0”の個数が2個以上かつ10個以下のチ
ャネルビットパターンにそれぞれ変換される。フレーム
同期信号Sfのチャネルビットパターンは“10000
0000001000000000010”であり、マ
ージンビットパターンは“000”、“001”、“0
10”および“100”のうちの一つが選択される。1
サブコーディングフレームは98フレームで構成され、
第0および第1フレームのサブコードとしてサブコード
シンク信号S0(=“0010000000000
1”)、S1(=“00000000010010”)
が付加される(図15(C)参照)。
FM後のチャネルビットパターンとDSV(ディジタル
サムバリエーション)を示す図である。
と下位8ビットに分割され、CIRCエンコーダを介し
て変調回路に入力し、8−14変換されてインフォメー
ションビットとされる。インフォメーションビットの
“1”と“1”の間には前述のように2個以上かつ10
個以下の“0”が介在する。マージンビットとして“0
00”,“001”,“010”および“100”のう
ちの1種が選ばれ、インフォメーションビット同士の連
結箇所についてもこの規則が常に成立するようにされ、
17チャネルビット(但し、フレーム同期信号Sfの場
合は27チャネルビット)を単位とするEFM信号が変
調回路から4.3218Mbpsで出力される。
次のチャネルビット“1”の間には2個以上10個以下
のチャネルビット“0”が介在するので、NRZI記録
波形のハイレベルまたはローレベルの継続期間(記録波
長)は必ず3T以上11T以下となる(図16参照)。
波長は11Tである。Tはチャネルクロック4.321
8MHzの1周期であり、以下、これをEMF3T〜1
1Tルールという。
してDSVを考える。DSVは記録波形の時間積分とし
て与えられる。即ち、記録波形のハイレベルが単位時間
Tだけ継続したときのDSVの変化分を+1とし、ロー
レベルが単位時間Tだけ継続したときのDSVの変化分
を−1とする。
定した場合のDSVの時間に関する変化を図16の最下
段に示す。ここで、期間t1〜t2における変調信号は1
7チャネルビットパターン“010000010000
01001”によって一義的に定まるものではなく、時
刻t1における変調信号レベル、つまり、期間t0〜t 1
における変調信号波形の最終レベル(以下,CWLLと
いう)に依存する。
おいてCWLLがローレベル(CWLL=“0”)の場
合であり、時刻t0においてCWLL=“1”(ハイレ
ベル)の場合の変調信号波形はハイレベルとローレベル
とを置き換えた逆パターンになる。
し、時刻t0においてCWLL=“0”の場合、インフ
ォメーションビットパターン“01000100100
010”によるDSVの変化分(以下、14NWDとい
う)、つまり期間t0〜t0+14におけるDSVの変化分
は図示のように+2である。図とは逆に、時刻t0にお
いてCWLL=“1”なら14NWD=−2となる。ま
た、期間t0+14〜t1+14におけるDSVの変化分を17
NWDという。
ットについて説明する。4種類のマージンビット“00
0”,“001”,“010”および“100”のう
ち、EFM3T〜11Tルールにより“001”と“1
00”は挿入できず、“010”または“000”が挿
入可能である。即ち、マージンビットの前に出力される
前回のインフォメーションビットパターンの終端の
“0”の個数をBとし、後に出力される今回のインフォ
メーションビットパターンの先端の“0”の個数をAと
すれば、B=1かつA=1であるためマージンビットの
先端は“0”かつ終端は“0”でなければならず、挿入
可能なマージンビットパターンは“0X0”となる。
たときのDSVを実線で、また“000”を挿入したと
きのDSVを点線で図16に示す。
た変調回路の従来例を示す。入力端子10には、図示し
ないデータ発生回路から前述のように1シンクフレーム
当たり32シンボルのデータが入力する。8ビットの各
シンボルはEFMROM11によりそれぞれ14ビット
データに8−14変換される。
シンクフレームの第0および第1シンクフレームには、
前述のように14ビットのサブコードシンク信号S0お
よびS1が付加される。このサブコードシンク信号S0、
S1の付加は、図示しないサブコードシンクタイミング
信号に基づいて、サブコードシンク付加回路12によっ
て行われる。
しないフレームシンクタイミング信号に基づき、14ビ
ットの疑似フレームシンク信号S′f(=“1XXXX
XXXXXXX10”)を各シンクフレームの先頭に付
加する。疑似フレームシンク信号S′fの先端1ビット
および終端2ビットのビットパターンは正規の24ビッ
トフレームシンク信号Sf(=“1000000000
01000000000010”)のそれと同一である
ので、マージンビットを選択する場合、他の14ビット
データと全く同一の処理が可能となる。
フレームシンク信号S′fを含む14ビットデータDp
は、順次レジスタ14に供給されてラッチされると共
に、その上位12ビットは禁止マージンビット判別回路
20に供給される。これと同時に、レジスタ14にそれ
までラッチされていた前の14ビットデータDbはフレ
ームシンク変換回路15と禁止マージンビット判別回路
20に出力されると共に、この14ビットデータDbの
下位2ビットはレジスタ31に格納される。前回格納し
た下位2ビット、つまり前々回の14ビットデータDb
bの下位2ビットは、レジスタ31から禁止マージンビ
ット判別回路20に供給される。
供給される今回のマージンビットMpはレジスタ32に
格納される。前回格納した3ビットデータ、つまり前回
のマージンビットMbはレジスタ32から禁止マージン
ビット判別回路20に供給される。
の14ビットデータDpの上位12ビット、前回の14
ビットデータDb、前回のマージンビットMbおよび前
々回の14ビットデータDbbの下位2ビットに基づい
て、EFM3T〜11Tルールと例外的禁止ルールとに
抵触するマージンビットを判別し、禁止信号Sinhとし
てマージンビット発生回路40に出力する。
ットは4種類のマージンビット“100”,“01
0”,“001”,“000”にそれぞれ対応する。例
えば、EFM3T〜11Tルールと例外的禁止ルールに
より第1および第3マージンビット“100”,“00
1”が禁止される場合、4ビットの禁止信号Sinhは
“1010”とされる。
タ14,31,32並びに禁止マージンビット判別回路
20は、判別回路30を構成する。
路12から供給される14ビットデータDpと、マージ
ンビット発生回路40から供給されるマージンビットM
pとを入力信号とし、前回の14ビットデータDbをフ
レームシンク変換回路15に出力すると共に、前回の1
4ビットデータDbと今回の14ビットデータDpとの
連結に用いてはならないマージンビットを示す4ビット
の禁止信号をマージンビット発生回路40に出力する。
ゴリズムを示す図である。禁止マージンビット判別回路
20は、入力信号Dp,Db,MbおよびDbbのう
ち、図19中にハッチングで示されるビットのテストを
行い、その結果に応じて前回の14ビットデータDbと
今回の14ビットデータDpとの連結に用いてはならな
いマージンビットMinhを判別し、4ビットの禁止信号
Sinhをマージンビット発生回路40に供給する。
ルによる禁止マージンビットMinhの判別アルゴリズム
は次の通りである。
の“0”の個数Aと、前回の14ビットデータDbの終
端の“0”の個数Bとの合計が8個以上(A+B≧8)
の場合:この場合にはマージンビット“000”が禁止
される(Minh=“000”)。
位ビットC1が“1”(A=0)または次位ビットC2
が“1”(A=1)、若しくは前回の14ビットデータ
Dbの終端の“0”の個数Bが9個(B=9)の場合:
マージンビット“001”が禁止される(Minh=“0
01”)。
位ビットC1が“1”(A=0)、または前回の14ビ
ットデータDbの最下位ビットC14が“1”(B=
0)の場合:マージンビット“010”が禁止される
(Minh=“010”)。
の“0”の個数が9個(A=9)、若しくは前回の14
ビットデータDbの最下位ビットC14が“1”(B=
0)または次位ビットC13が“1”(B=1)の場
合:マージンビット“100”が禁止される(Minh=
“100”)。
ルには抵触しないが、フレームシンク信号の誤発生を防
止するために禁止されるマージンビット、即ち例外的禁
止ルールによる禁止マージンビットの判定は次の通りで
ある。
bの終端の“0”の個数Bが7個、かつ今回のタイミン
グでフレームシンク信号が発生する場合。
が発生しており、今回の14ビットデータのC1〜C6
が0(A=6)の場合。
11ビット=“10000000000”」の場合。
“0000000000100”、かつA=5」の場
合。
12ビット=“010000000000”」の場合。
“000000000010”、かつA=6」の場合。
“00000000001”、かつA=7」の場合。
b=“000”、かつDb=“00000001000
000”、かつA=1」の場合。
タDbbの最下位ビットC14=“0”、かつMb=
“000”、かつDb=“0000001000000
0”」の場合。
つDb=“00000000100000”、かつA=
2」の場合。
ージンビット“000”が禁止される(Minh=“00
0”)。
0”、かつMb=“000”、かつDb=“00000
100000000”」の場合、マージンビット“00
1”が禁止される(Minh=“001”)。
15は、図示しないフレームシンクタイミングに基づい
て、順次入力する14ビットデータのうち疑似フレーム
シンク信号S′fを正規の24ビットフレームシンク信
号Sfに変換した後、また他の14ビットデータはその
ままP/Sレジスタ16に供給される。
ト(P/S)レジスタ16は、4.3218MHzのチャ
ネルビットクロックに基づいて、14ビットデータ(フ
レームシンク信号Sfの場合のみ24ビットデータ)
と、3ビットデータ(マージンビット)とを交互にシリ
アル出力する。
シリアル信号は、NRZI回路17によるNRZI変調
後、EFM信号として、例えばロータリトランス、記録
アンプを介して記録ヘッド、或いはレーザーダイオード
(共に図示せず)に供給され、CD上にディジタル記録
される。
0は、EFM信号のDC成分を17チャネルビットを単
位として積分し、この累積DSVに基づいて3ビットの
制御信号をマージンビット発生回路40に出力する。例
えば、累積DSVが正極性の場合には、累積DSVの減
少“−”を命令する“001”、累積DSVが零の場合
には累積DSVの平衡“0”を命令する“010”、ま
た累積DSVが負極性の場合には累積DSVの増加
“+”を命令する“100”が、制御信号として出力さ
れる。
路40について説明する。マージンビット発生回路40
は、4種類のマージンビット“100”,“010”,
“001”,“000”のうち最適なマージンビットを
出力する。最適なマージンビットとは、2つの14ビッ
トデータDbとDp間をこのマージンビットで連結する
ことにより、連結箇所においてもEFM3T〜11Tル
ールが成立し、かつフレームシンク信号の誤発生を防止
すると共に、EFM信号の累積DSVを極力零に近づけ
るように選択されたマージンビットである。
類のマージンビットを個々にテストしてその結果から最
適マージンビットを決定し出力するのではなく、2つの
14ビットデータのビットパターンや累積DSV等の状
況に対応して一義的に最適マージンビットを出力するよ
うに構成されており、その入力信号は次の通りである。
から4ビットの禁止信号Sinhが入力する。EFM3T
〜11Tルールに抵触するとき、あるいはフレームシン
ク信号を誤って発生するため二つの14ビットデータD
bとDp間に挿入できないマージンビットがあるときに
は、禁止信号のうちマージンビットに対応するビットを
“1”にして使用禁止を示す。
0”,“010”,“001”,“000”のうち第1
および第3マージンビットが使用禁止の場合、この4ビ
ットの禁止信号は“1010”となる。
Vに対応して3ビットの制御信号が入力する。3ビット
の制御信号は、上位ビットから順に累積DSVの望まし
い制御方向が増加“+”、平衡“0”および減少“−”
であることを示すものである。従って、累積DSV>0
の場合、この制御信号を“001”として累積DSVの
減少を命令し、累積DSV<0の場合、この制御信号を
“100”として累積DSVの増加を命令し、また累積
DSV=0の場合、この制御信号を“010”として累
積DSVをなるべく増減させないように命令する。
トの14NWD信号および1ビットのCWLL信号が入
力する。
れる2つの14ビットデータDb、DpのNRZI波形
例を示す図である。
トを付加した場合の累積DSVの変化分、つまりマージ
ンビットのDC成分(以下、マージンビットのDSVと
いう)は、マージンビットの開始時におけるNRZI波
形の信号レベル(以下、CWLLという)がローレベル
(=“0”)の場合を基準として表される。
に、第1マージンビット“100”のDSVは+3、第
2マージンビット“010”のDSVは+1、第3マー
ジンビット“001”のDSVは−1、また第4マージ
ンビット“000”のDSVは−3である。CWLL=
“1”(ハイレベル)の場合、これらマージンビットの
DSVの値は逆符号となる。
積DSVの変化分、つまり14ビットデータDpのDC
成分(以下、14NWDという)は、14ビットデータ
Dpの開始時におけるNRZI波形の信号レベルがロー
レベルの場合を基準として表される。即ち、図21に示
す14ビットデータDp(=“00100100000
100”)の14NWDは−2である。
ンビットを用いて次の14ビットデータDpを連結した
場合の累積DSVの変化分(以下、17NWDという)
は、第1〜第3マージンビットの場合、マージンビット
のDSVから14NWDを減算したものとなり、第4マ
ージンビット“000”の場合にはマージンビットのD
SVに14NWDを加算したものとなる。
の場合に14NWDから17NWDを求めるモノグラ
フ、図6はCWLL=“1”の場合に14NWDから1
7NWDを求めるモノグラフである。
(D)は、14ビットデータDpが14NWD=−2の
場合(図21)について、挿入する4種のマージンビッ
ト“100”、“010”、“001”、“000”に
対する17NWDをそれぞれ示している。
ば、次の14ビットデータDpの14NWDが3以上の
場合について考える。
なら、次の17NWDを零または正として、累積DSV
を増加させ、累積DSVを零に近づけたい。14NWD
≧3のケースで、17NWD≧0を可能とするマージン
ビットは“000”のみであり、これを第1優先とす
る。
禁止ルールのため、第1優先のマージンビット“00
0”の挿入ができない場合、次善のマージンビット“1
00”を第2優先、マージンビット“010”を第3優
先、マージンビット“001”を第4優先とすれば、C
WLL=0の場合で14NWD≧3のケースにおける最
適マージンビットは、一義的に決定できる。これによっ
て4種のマージンビットを個々にテストする必要はな
い。
での累積DSVが正なら、次の17NWDを負として、
累積DSVを減少させたい。この場合、マージンビット
の優先順位を“010”、“001”、“100”、
“000”の順に定めれば、最適マージンビットは一義
的に決定できる。
1、14NWD=0および14NWD≦−1の各ケース
について、論理的に4種のマージンビットの優先順位を
定める。
ル)の場合についても同様に、次の14ビットデータD
pの14NWDが+3以上、+2、+1、0および−1
以下の5つのケースについて、それぞれマージンビット
の優先順位を定める。但し、CWLL=“0”の場合を
示す図22と、CWLL=“1”の場合を示す図23と
を比較すれば明らかなように、両フラグはx軸(14N
WDを示す軸)対称であるから、図23のy軸(17N
WDを示す軸)の符号を逆にすれば、図23のグラフは
図22と同一になる。即ち、CWLL=“1”の場合、
3ビットの制御信号を、“100”(=累積DSVの増
加命令)なら“001”(=減少指令)に、また“00
1”なら“100”に変換することにより、CWLL=
“0”の場合の最適マージンビット決定アルゴリズムを
CWLL=“1”の場合にもそのまま適用することがで
きる。
において41は、CWLL=“0”の場合のマージンビ
ット決定アルゴリズムがCWLL=“1”の場合にも共
用できるように、3ビットの制御信号をCWLL信号を
ゲート信号として変換するデコーダであり、その真理値
表を図24(A)に示す。
NWDを、上述した5つのケースを示す4ビット信号に
変換するデコーダであり、その真理値表を図24(B)
に示す。
から供給される4ビットの禁止信号とデコーダ41から
供給される3ビットの制御信号とデコーダ42から供給
される4ビット信号とを入力とし、最適マージンビット
44を出力するように予めプログラムされたPLA(プ
ログラマブルロジックアレイ)である。PLA43にプ
ログラムされた真理値表のうちCWLL=“0”の場合
の52タームの真理値表を図25,図26に示す。
立(フラグ)を、“0”は不成立を示す。また、“X”
は成立または不成立どちらでもかまわない。例えば、図
25における真理値表の最上段に示した4行(ターム)
の意味は次の通りである。
(少なくとも減少命令ではない)の場合、14NWD≧
3のケースなら、マージンビットの優先順位は高い方か
ら順に“000”、“100”、“010”、“00
1”である。即ち、第1優先のマージンビット“00
0”が禁止されていなければ(禁止信号=“XXX
0”)、これを最適マージンビットとして出力する。第
1優先のマージンビット“000”が禁止され、かつ第
2優先のマージンビット“100”が禁止されていなけ
れば(禁止信号=“XX01”)、第2優先のマージン
ビット“100”をこの場合の最適マージンビットとし
て出力する。
に禁止され、かつ第3優先のマージンビットが禁止され
ていなければ(禁止信号=“X011”)、第3優先の
マージンビット“010”をこの場合の最適マージンビ
ットとして出力する。第1〜第3優先のマージンビット
が全て禁止されている場合(禁止信号=“011
1”)、第4優先のマージンビット“001”を出力す
る。
実際にテストすることなく、PLA43によって論理的
に決定された最適マージンビット44が出力される。
Vの絶対値をモニターせずに、単にDSVの極性のみで
一定ゲインによりマージンビットをコントロールしてい
た。このため、DSVの絶対値が大きいときは収束性が
悪く、DSVの絶対値が小さいときは余計なゲインが加
わりDSVが不安定になるという欠点があった。
読み出す信号の振幅は、CDと比べて約1/30と微小
信号であり、DSVの適切なコントロールが必要不可欠
であったため、上述のような欠点は大きな障害となって
いた。
ターすることにより、適切なゲインのマージンビットを
発生させDSVの収束性などを改善したものである。
るため、この発明においては、入力するMビット符号系
列をそれぞれN(但し、N>M)チャネルビットパター
ンに変換し、このNチャネルビットパターン間を複数種
類のマージンビットのうちの1つで結合して、最長及び
最短記録波長を制御すると共に、記録波形の低域成分を
抑圧する変調回路において、使用の禁止される上記マー
ジンビットに関する信号と、このマージンビットに対し
て前置されるNチャネルビットパターンの最終記録波形
レベルに関する信号と、累積ディジタルサミングヴァリ
ュー(以下DSV)の極性に関する制御信号と、DSV
の絶対値の大きさを検出することでゲインの切替を行う
制御信号と、このマージンビットに対して後置されるN
チャネルビットパターンのDSVに関する信号とを入力
とし、上記複数種類のマージンビットのうち最適な一つ
を発生するマージンビット発生手段を有するものであ
る。
する信号は次の4種類である。 (1)4種類のマージンビット“100”,“01
0”,“001”,“000”のうちEFM3T〜11
Tのルールに抵触するマージンビット、及びデータにマ
ージンビットを付加することによってフレームシンクパ
ターンを発生させてしまうようなマージンビットに禁止
フラグ“1”を立てて表す4ビットの禁止信号が禁止マ
ージンビット判別回路20から入力する。 (2)DSV積分回路60から以下に示す3ビットの制
御信号が入力する。この制御信号は、累積DSVがプラ
スの極性であることを示す1ビットの信号(DSV
P)、最大ゲイン及び最小ゲイン(力の強弱)を指示す
る1ビットの信号(ABSM)、として累積DSVがマ
イナスの極性であることを示す1ビットの信号(DSV
M)で構成される。従って、その信号の組合せは次のも
のが考えられる。
付けせよ 制御信号011:DSVを最大ゲインでマイナスに方向
付けせよ 制御信号100:DSVを最小ゲインでプラスに方向付
けせよ 制御信号110:DSVを最大ゲインでプラスに方向付
けせよ (3)マージンビットに前置される14ビットデータD
bのNRZI波形の最終信号レベルを示す1ビットの信
号が供給される。CWLLがローレベルのとき、
“0”,ハイレベルのとき“1”である。
ットデータDpのDSVを2の補数で表す5ビットの信
号が供給される。
上位ビットから順に各マージンビット“001”,“0
10”,“100”および“000”に対応し、EFM
3T〜11Tルールによって禁止されるマージンビット
およびフレームシンクが誤って発生するマージンビット
に対応するビットには、フラグ“1”が立てられる。
ビットデータDbの終端の“0”の個数Bが4、後に置
かれる14ビットデータDpの先端の“0”の個数Aが
5の場合、EFM3T〜11Tルールによりマージンビ
ット“000”の使用は禁止され、4ビットの禁止信号
“0001”が禁止マージンビット判別回路20からプ
ログラマブルロジックアレイ(PLA)43に出力され
る。
3ビットの制御信号は、CWLL信号をゲート信号とす
るデコーダ41を介してPLA43に供給される。
Vの極性により、PLA43が最適マージンビット44
を出力し得るように変換した3ビット制御信号をPLA
43に出力する。
る制御信号は累積DSVがプラスのとき“1X0”(X
=1のとき最大ゲインを、X=0のとき最小ゲインを指
示)ならば、そのまま“1X0”が変換されずに出力さ
れ、累積DSVがマイナスのとき“0X1”(X=1の
とき最大ゲインを、X=0のとき最小ゲインを指示)な
らばそのまま“0X1”が出力される。
ジンビットの後に14ビットデータDpを付加した場合
の累積DSVの変化分(14NWD)は、5ビットの2
の補数で表され、14NWD信号としてデコーダ42に
入力し、次の4つのケースにデコードされる。
号“100”がデコーダ42からPLA43に出力され
る。
号“010”がデコーダ42からPLA43に出力され
る。
号“001”がデコーダ42からPLA43に出力され
る。
号“000”がデコーダ42からPLA43に出力され
る。
の入力信号(禁止マージンビットを示す4ビット信号、
累積DSVの制御方向とそのゲインを命令する3ビット
の制御信号および14NWDの4つのケースを示す3ビ
ット信号)の組み合せに対応して最適なマージンビット
44を一義的に出力する。
参照して詳細に説明する。
的な構成は従来例と同じであるのでその説明を省略す
る。
の動作が従来例と相違すると共に、新たにDSV積分値
のゼロクロス点の判別回路70とマージンビット置換回
路80が設けられている。
度で出力されるシリアル信号は、NRZI回路17によ
るNRZI変調後、EFM信号として、例えばロータリ
トランス、記録アンプを介して記録ヘッド、あるいはレ
ーザーダイオード(共に図示せず)に供給され、CD上
にディジタル記録される。
0は、EFM信号のDC成分を17チャネルビットを単
位として積分する。本発明においては、この累積DSV
が、(1)正極性でかつその絶対値が大きい場合(具体
的には+4≦DSV)には、累積DSVの最大ゲインに
よる減少“−”を命令する“011”なる制御信号が、
(2)累積DSVが正極性でかつその絶対値が小さい場
合(具体的には0<DSV<4)には、累積DSVの最
小ゲインによる減少“−”を命令する“001”なる制
御信号が、(3)累積DSVが零の場合には、累積DS
Vがなるべく変化しないような命令“000”なる制御
信号が、(4)累積DSVが負極性でかつその絶対値が
大きい場合(具体的にはDSV≦−5)には、累積DS
Vの最大ゲインによる増加“+”を命令する“110”
なる制御信号が、(5)累積DSVが負極性でかつその
絶対値が小さい場合(具体的には0>DSV>−5)に
は、累積DSVの最小ゲインによる増加“+”を命令す
る“100”なる制御信号が、それぞれ出力される。
より累積DSVが望みの方向付けをすることができなか
ったとする。仮に累積DSVが今プラスであったとする
と、マイナス方向へ作用するようなマージンビットを選
べないことから、累積DSVの絶対値はますます大きく
なり、結局はDSV積分器はオーバーフローしてしまう
(実際には図7に示すオーバーフローリミッター63が
作動)。
ンビットの許す範囲内(EFM3T〜11Tのルール
内)で、PLA43から出力された最適マージンビット
44を変換するための回路がマージンビット置換回路8
0である。
ットに置換することで、累積DSVがどのように変化す
るか以下に例を挙げて説明するが、説明の便宜上固定パ
ターン入力時を想定して行う。
0010011”)なるパターンが連続して入力された
とする。このデータはEFMROM11で“00100
000100001”の14ビットパターンに変換され
る。今このパターンが連続してきたとすると、禁止マー
ジンビットはEFM3T〜11Tルールにより、図2に
示すような、マージンビット“001”又は“000”
が選択される。
大小に関わらず)でCWLLがLだったとすると、この
データの14NWDは±0であるから、PLA43によ
り最適マージンビット44は“001”を出力する。従
って、この場合には図3のようになり、17NWDは−
1となる。
定パターンが続く限り望みの方向付けはできないことに
なる(図4参照)。
は累積DSVが最後にゼロクロスしてから、どれくらい
時間が経ったかを計測し、ある一定以上の時間が過ぎる
と(実際には32シンボル分:約136μs)、PLA
43から出力された最適マージンビット44の内容がE
FM3T〜11Tルールの許す範囲内で強制的に置換す
る。
に変換するのではなく、“1”を含むマージンビット
“100”,“010”,“001”のときは“00
0”へ変換し、“000”のときは“100”,“01
0”,“001”へ禁止マージンビットの許す範囲内で
変換する。これにより図5に示す現象が生ずる。
たときの17NWDは−3となってしまうが、次のシン
ボルからのCWLLはHとなり、これによって17NW
Dも+1になることで、累積DSVを強制的に収束する
方向に作用させることができる。
40について説明する。マージンビット発生回路40
は、上述したように4種類のマージンビット“10
0”,“010”,“001”,“000”のうち最適
なマージンビットを出力する。
Vの極性のみでマージンビットをコントロールする従来
例とは異なり、累積DSVの絶対値の大きさをモニター
することで、適切なゲインを持ったマージンビットを出
力するように構成される入力信号から説明する。
から4ビットの禁止信号が入力する。禁止信号は、EF
M3T〜11Tルールに抵触するため、あるいはフレー
ムシンク信号を誤って発生するため、2つの14ビット
データDbとDp間に挿入できないマージンビットがあ
る場合に、そのマージンビットに対応するビットを
“1”にして使用禁止を示すような信号である。
0”,“010”,“001”,“000”のうち第1
および第3マージンビットが使用禁止の場合、この4ビ
ットの禁止信号は“1010”となる。
Vに対応して3ビットの制御信号が入力する。3ビット
の制御信号は、上位ビットは累積DSVの望ましい制御
方向が増加“+”であることを示すビットであり、中位
ビットはそのときのゲインを最大ゲインとするか、最小
ゲインとするかを示すビットであり、下位ビットは累積
DSVの望ましい制御方向が減少“−”であることを示
すビットである。
合、この制御信号を“110”として最大のゲインによ
り累積DSVの増加を命令し、−5<DSV<0の場
合、この制御信号を“100”として最小のゲインによ
り累積DSVの増加を命令し、DSV=0の場合、この
制御信号を“000”として累積DSVをなるべく増減
させないように命令し、0<DSV<4の場合、この制
御信号を“001”として最小のゲインにより累積DS
Vの減少を命令し、4≦DSVの場合、この制御信号を
“011”として最大のゲインにより累積DSVの減少
を命令する。これらはいずれもCWLL=“0”のとき
である。14NWDから17NWDを求めるモノグラフ
は従来と同じである。
る。
“H”レベルの場合+1,1T分が“L”レベルの場合
−1をチャネルクロック(4.3218MHz)により
常時計測していく。積分器65は8ビットで構成されて
おり、扱う信号が2の補数:2′S complementであるこ
とから±128まで表現可能である。最上位ビットは積
分値の正負を表すサインビットであり、このビットが
“0”の場合プラス、“1”の場合マイナスを表してい
る。
っている。積分器65の最上位ビットがDSVMという
信号すなわち符号ビットになっており、この信号が
“1”のとき累積DSVはマイナスであることを示す。
積分値が±0を検出しているのがデコーダ62内の8入
力ノア回路62aで、この出力とDSVMノア出力によ
りDSVPを判定する。つまり累積DSVがマイナスで
もなく、0でもなければプラスであるとう考え方であ
る。
を判別する回路である。8ビットの積分器65の上位6
ビットが全て0か1ならば(−4≦DSV≦+3)、A
BSMを“0”としてマージンビット発生用PLA40
に最小ゲイン命令を下す。
ットが0と1ランダムに存在していた場合(+4≦DS
Vまたは−5≧DSV)には、PLA40に最大ゲイン
命令を下す。つまり積分器65の上位6ビットがオール
“0”もしくはオール“1”というのは、図8のように
ABSM=0領域内にあることである。
ーリミッターで累積DSVが+127の時のプラス禁
止、−128の時マイナス禁止命令を出力するデコーダ
である。この禁止命令で積分器のイネーブルをコントロ
ールすることでオーバーフローを防止する。
説明する。図6において41は、CWLL=“0”の場
合のマージンビット決定アルゴリズムがCWLL=
“1”の場合にも共用できるように、CWLL信号をゲ
ート信号として3ビット制御信号を変換するデコーダで
あり、その真理値表を図9に示す。
NWDを、上述した5つのケースを示す4ビット信号に
変換するデコーダであり、その真理値表を図10に示
す。
から供給される4ビットの禁止信号と、デコーダ41か
ら供給される3ビットの制御信号と、デコーダ42から
供給される4ビット信号とをそれぞれ入力とし、最適マ
ージンビット44を出力するように予めプログラムされ
たPLAである。
図11に示す。ここで、図11はCWLL=“0”の場
合の55タームの真理値表である。
“1”の場合とは、デコーダ41を用いた変換により同
一の真理値表が共用できるので、PLA43に実際にプ
ログラムされるのは55タームの真理値表のみである。
を、“0”は不成立を示す。また、“X”は成立または
不成立どちらでもかまわない。例えば、図11に示す真
理値表の最上段に示した4行(ターム)のもつ意味は次
の通りである。
(少なくとも減少命令ではない)の場合、14NWD≧
4のケースなら、マージンビットの優先順位は高い方か
ら順に“000”,“100”,“010”,“00
1”である。即ち、第1優先のマージンビット“00
0”が禁止されていなければ(禁止信号=“XXX
0”)、これを最適マージンビットとして出力する。
止され、かつ第2優先のマージンビット“100”が禁
止されていなければ(禁止信号=“XX01”)、第2
優先のマージンビット“100”をこの場合の最適マー
ジンビットとして出力する。第1および第2優先のマー
ジンビットが共に禁止され、かつ第3優先のマージンビ
ットが禁止されていなければ(禁止信号=“X01
1”)、第3優先のマージンビット“010”をこの場
合の最適マージンビットとして出力する。第1〜第3優
先のマージンビットが全て禁止されている場合(禁止信
号=“0111”)、第4優先のマージンビット“00
1”を出力する。
実際にテストすることなく、PLA43によって論理的
に決定された最適マージンビット44が出力される。
にマージンビットを付加すると仮定する。このとき必要
な情報は前述の通り、 1.禁止マージンビット 2.CWLL 3.データ“Z”までのDSV、及びその絶対値の大き
さに関する信号(ABSM) 4.データ“A”の14NWD である。仮にデータ“Z”までのDSVが禁止マージン
ビット等の要因により+30存在していたと仮定する。
このときデータ“A”とこれに付加するマージンビット
との和である17ビットが持つDC成分を負のしかも大
きな値を取ることで、DSVを0に収束させようとする
のが、最も望ましい訳であるが、このとき以下の条件で
あったとする。
さに関する信号(ABSM)・・・・・・・・・・・・
・・・・・+30(ABSM=H) 4.データ“A”の14NWD・・・+2 DSVが+30と大きい値であるためにDSV=0への
収束性を高めるには、データ“A”に付加したマージン
ビットとデータ“A”が持つDC成分の和(17NW
D)は負のしかも大きな値を取ることが望ましい。ここ
で各マージンビットを選んだ場合のDSVの値について
考察する。
みると、マージンビット“001”もしくは“000”
を選んだときのみDSVを収束する方向(DSVが0と
なる方向)に作用する。逆に言うならばDSVを収束方
向へ作用させるマージンビットは“001”,“00
0”の2つあるということになる。DSVの絶対値は大
きいために、理想的には17NWDがマイナスでかつ大
きな値を取ることが望ましい。従って、この条件ではマ
ージンビット“001”が選択される。
トを決定する従来の制御方法であると同様の条件でマー
ジンビット“000”を選択することになるから、この
シンボルではDSVを+30から+29にするだけにと
どまってしまう。
のときの条件を 1.禁止マージンビット・・・・・・・・無し 2.CWLL・・・・・・・・・・・・・Lレベル 3.データ“Z”までのDSV、及びその絶対値の大き
さに関する信号(ABSM)・・・・・・・・・・・・
・・・・・+27(ABSM=H) 4.データ“A”の14NWD・・・+4 とする。先程と同様に各マージンビットを選んだ場合の
DSVの変移を考えてみる。
つ存在する。ここでDSVはプラスでかつ絶対値が大き
いことから17NWDは負でその絶対値が大きいもの
が、DSVの収束には有利である。従ってこの条件では
マージンビット“001”が選択される。
ンビット“010”を選択するため、DSVの大きさは
+29から+26へ変化するのみである。
によるDSVの軌跡を図13に示す。曲線95が従来方
式を、曲線96が本発明方式を示す。DSVが禁止マー
ジンビット等の要因により0から大きくずれてしまった
場合、その収束性の遅速の相違がわかる。
禁止マージンビットが存在しないと仮定した場合であ
る。
安定性の違いを図14を参照して説明する。今データ
“Z”までのDSVが−4であったとする。この後くる
データの14NWDは説明の便宜上全て±0であったと
仮定する。このときの条件をまとめると、 1.禁止マージンビット・・・・・・・・無し 2.CWLL・・・・・・・・・・・・・Lレベル 3.データ“Z”までのDSV、及びその絶対値の大き
さに関する信号(ABSM)・・・・・・・・・・・・
・・・・・−4(ABSM=L) 4.データ“A”の14NWD・・・±0 このとき各マージンビットを選んだ場合のDSVの変移
を考察すると (1)マージンビット“100”を選択したとき 17NWD=±(−14NWD+3)=+3・・・DSV=−4→−1 (2)マージンビット“010”を選択したとき 17NWD=±(−14NWD+1)=+1・・・DSV=−4→−3 (3)マージンビット“001”を選択したとき 17NWD=±(−14NWD−1)=−1・・・DSV=−4→−5 (4)マージンビット“000”を選択したとき 17NWD=±(14NWD−3)=−3・・・DSV=−4→−7 従って、DSVを収束方向へ作用させているマージンビ
ットは“100”と“010”であることがわかる。こ
こで注意しなければならないのはどちらのマージンビッ
トを選んだ方が良いかであるが、データ“Z”までのD
SVは−4であるからこの1シンボルでのみ判断するな
らば、当然マージンビット“100”の方が0への収束
性は優れている。
0”を選んだとすると、次のデータ“B”の14NWD
も±0と仮定しているため、禁止マージンビットが無
く、CWLLもLであったならば、次のデータ“B”に
付加するマージンビットも“100”を選ぶことにな
る。つまり図14の従来の制御方式のDSVの軌跡に相
当する。この場合0への収束性は優れているもののDS
Vのゼロクロスが激しく、その軌跡は不安定であること
がわかる。
トを“100”ではなく、“010”を選んだと仮定す
るとデータ“A”の単一シンボルで見るとDSVを−4
から−3にしか引き戻していないが同様の条件が連続し
た場合DSVの軌跡は−4→−3→−2→−1→±0と
細かく0への収束を働きかける。
計なDSVのゼロクロスがなくなると同時にDSVの値
も図14に示されるように従来型より安定していること
がわかる。
ることで、DSVを0へ引き戻す力のコントロール(ゲ
イン MAX/MIN)を行っているため、 1.DSVの絶対値が大きい場合最大限の力(最大ゲイ
ン制御)により0へ引き戻すため、DSVの収束性が優
れている。
力(最小ゲイン制御)により0へ引き戻すため、余計な
ゼロクロスがなくなり、更にDSVの軌跡は安定する。
ビットはまずインフォメーションビットパターン同士の
連結点でEFM3T〜11Tのルールを満足するように
選択され、次にDSVの絶対値をモニターすることで適
切なゲインによりDSVが0に近づくようなマージンビ
ットを選択することになる。
述したが、この発明の技術思想は、入力するmビット符
号をn(但し、n>m)チャネルビットパターンに変換
し、このnチャネルビットパターン間を複数種類のマー
ジンビットのうちの1つで結合して、最長および最短記
録波長を制限すると共に、記録波形の低域成分を抑圧す
る変調回路一般に適用できることは明かである。
ンビット発生回路を備えた変調回路によれば、従来のよ
うに累積DSVの極性のみで適切なマージンビットを選
ぶことなく、累積DSVの絶対値の大きさをモニターす
ることで適切なゲインにより累積DSVの収束性を高め
ることができると共に、収束制御したときの不安定性を
除去できる。したがって、この発明は扱う信号が微小レ
ベルであるミニディスクシステムなどに適用して極めて
好適である。
図である。
明図である。
明図である。
明図である。
の一例を示すブロック図である。
る。
る。
である。
ある。
7NWDを求めるモノグラフである。
7NWDを求めるモノグラフである。
図である。
る。
る。
タ 17 NRZI変調回路 18 EFM信号 20 禁止マージンビット判別回路 40 マージンビット発生回路 41,42 デコーダ 43 プログラマブルロジックアレイ(PLA) 44 最適マージンビット 60 ディジタルサムヴァリエーション(DSV)積分
回路
Claims (2)
- 【請求項1】 入力するmビット符号系列をそれぞれn
(但し、n>m)チャネルビットパターンに変換し、こ
のnチャネルビットパターン間を複数種類のマージンビ
ットのうちの一つで結合して、最長および最短記録波長
を制限すると共に、記録波形の低域成分を抑圧する変調
回路において、 使用の禁止される上記マージンビットに関する信号と、 このマージンビットに対して前置されるnチャネルビッ
トパターンの最終記録波形レベルに関する信号と、 累積ディジタルサムヴァリエーション(以下、DSVと
いう)の極性に関する制御信号と、 DSVの絶対値の大きさを検出することでゲインの切り
替えを行う制御信号と、 このマージンビットに対して後置されるnチャネルビッ
トパターンのDSVに関する信号とを入力とし、 上記複数種類のマージンビットのうち最適な一つを発生
するマージンビット発生手段を有することを特徴とする
変調回路。 - 【請求項2】 ゲインの切り替えを行う上記制御信号は
3ビットで構成され、最初のビットは累積DSVがプラ
スの極性であることを示し、中間のビットは最大ゲイン
および最小ゲインを示し、最後のビットは累積DSVが
マイナスの極性であることを示すように構成されたこと
を特徴とする請求項1記載の変調回路。
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