JPH06130412A - アクティブマトリクス基板 - Google Patents
アクティブマトリクス基板Info
- Publication number
- JPH06130412A JPH06130412A JP28330092A JP28330092A JPH06130412A JP H06130412 A JPH06130412 A JP H06130412A JP 28330092 A JP28330092 A JP 28330092A JP 28330092 A JP28330092 A JP 28330092A JP H06130412 A JPH06130412 A JP H06130412A
- Authority
- JP
- Japan
- Prior art keywords
- line
- gate
- active matrix
- electrode
- insulating film
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Abstract
(57)【要約】
【目的】 補助容量部でのリークが生じず、表示装置の
開口率を大きくできるアクティブマトリクス基板を得
る。 【構成】 基板１上に、複数のゲート配線２と複数のソ
ース配線４とが交差する状態で設けられている。各ソー
ス配線４の間にはソース配線４と平行に、金属薄膜から
なる補助容量用配線８が設けられている。補助容量用配
線８の表面を陽極酸化して形成した絶縁膜を挟んで、絵
素電極９と補助容量用配線８との間で補助容量が形成さ
れている。
開口率を大きくできるアクティブマトリクス基板を得
る。 【構成】 基板１上に、複数のゲート配線２と複数のソ
ース配線４とが交差する状態で設けられている。各ソー
ス配線４の間にはソース配線４と平行に、金属薄膜から
なる補助容量用配線８が設けられている。補助容量用配
線８の表面を陽極酸化して形成した絶縁膜を挟んで、絵
素電極９と補助容量用配線８との間で補助容量が形成さ
れている。
Description
【０００１】
【産業上の利用分野】本発明は、表示用絵素電極をスイ
ッチング素子により駆動して表示を行う表示装置などに
用いられるアクティブマトリクス基板に関するものであ
る。
ッチング素子により駆動して表示を行う表示装置などに
用いられるアクティブマトリクス基板に関するものであ
る。
【０００２】
【従来の技術】液晶表示装置、ＥＬ表示装置、プラズマ
表示装置などの表示装置においては、マトリクス状に配
列された絵素電極を、スイッチング素子により選択駆動
する事により、画面上に表示パターンを形成している。
このような絵素電極の駆動方式の１つとして、アクティ
ブマトリクス駆動方式が挙げられる。このアクティブマ
トリクス駆動方式では、個々の表示絵素に独立した絵素
電極が設けられており、各々の絵素電極にはスイッチン
グ素子が接続されている。そして、これらのスイッチン
グ素子により、絵素電極とこれに対抗する対抗電極間に
印加される電圧がスイッチングされて、液晶などの表示
媒体の光学的変調が表示パターンとして視認される。こ
こでスイッチング素子としては、薄膜トランジスタ（Ｔ
ＦＴ）素子、ダイオード素子、ＦＥＴ（バルクトランジ
スタ）素子、バリスタ素子等が一般に知られている。
表示装置などの表示装置においては、マトリクス状に配
列された絵素電極を、スイッチング素子により選択駆動
する事により、画面上に表示パターンを形成している。
このような絵素電極の駆動方式の１つとして、アクティ
ブマトリクス駆動方式が挙げられる。このアクティブマ
トリクス駆動方式では、個々の表示絵素に独立した絵素
電極が設けられており、各々の絵素電極にはスイッチン
グ素子が接続されている。そして、これらのスイッチン
グ素子により、絵素電極とこれに対抗する対抗電極間に
印加される電圧がスイッチングされて、液晶などの表示
媒体の光学的変調が表示パターンとして視認される。こ
こでスイッチング素子としては、薄膜トランジスタ（Ｔ
ＦＴ）素子、ダイオード素子、ＦＥＴ（バルクトランジ
スタ）素子、バリスタ素子等が一般に知られている。
【０００３】上記のような表示装置を用いて表示を行う
場合、ある走査タイミングで絵素電極に印加された電圧
が、次の走査タイミングまで絵素電極に充分保持されて
いる必要がある。通常、絵素電極と対向電極との間の容
量は充分ではないため、絵素電極に補助容量（Ｃｓ）が
形成されている。従来、このＣｓは、走査配線（ゲート
ライン）と絵素電極との重畳部または各ゲートラインの
間にゲートラインと平行に別途配線された補助容量用配
線（Ｃｓライン）と絵素電極との間に絶縁膜を挟んで形
成される。
場合、ある走査タイミングで絵素電極に印加された電圧
が、次の走査タイミングまで絵素電極に充分保持されて
いる必要がある。通常、絵素電極と対向電極との間の容
量は充分ではないため、絵素電極に補助容量（Ｃｓ）が
形成されている。従来、このＣｓは、走査配線（ゲート
ライン）と絵素電極との重畳部または各ゲートラインの
間にゲートラインと平行に別途配線された補助容量用配
線（Ｃｓライン）と絵素電極との間に絶縁膜を挟んで形
成される。
【０００４】図３に従来のアクティブマトリクス基板を
示す。このアクティブマトリクス基板においては、ガラ
ス基板３１の上に、ゲートライン３２および信号配線
（ソースライン）３４が直交して形成されている。ゲー
トライン３２とソースライン３４との交差位置近傍に
は、スイッチング素子として、ゲートライン３２から分
岐されたゲート電極３３と、ソースライン３４から絵素
電極３９に向けて分岐されたソース電極３５と、絵素電
極３９からソース電極３５に向けて分岐されたドレイン
電極３６とを有するＴＦＴ３７が形成されて、絵素電極
３９に接続されている。また、各ゲートライン３２の間
には、ゲートライン３２に平行にＣｓライン３８が形成
されている。
示す。このアクティブマトリクス基板においては、ガラ
ス基板３１の上に、ゲートライン３２および信号配線
（ソースライン）３４が直交して形成されている。ゲー
トライン３２とソースライン３４との交差位置近傍に
は、スイッチング素子として、ゲートライン３２から分
岐されたゲート電極３３と、ソースライン３４から絵素
電極３９に向けて分岐されたソース電極３５と、絵素電
極３９からソース電極３５に向けて分岐されたドレイン
電極３６とを有するＴＦＴ３７が形成されて、絵素電極
３９に接続されている。また、各ゲートライン３２の間
には、ゲートライン３２に平行にＣｓライン３８が形成
されている。
【０００５】図３のＢ−Ｂ’線断面図を図４に示す。こ
こで、絶縁性基板３１上に、ゲートライン３２およびＣ
ｓライン３８が形成され、その上に陽極酸化膜４１、４
２が設けられている。さらに、この状態の基板全体を覆
うようにして、ゲート絶縁膜４０が設けられている。そ
の上に絵素電極３９が形成されて、Ｃｓライン３８と絵
素電極３９との間にＣｓが形成される。
こで、絶縁性基板３１上に、ゲートライン３２およびＣ
ｓライン３８が形成され、その上に陽極酸化膜４１、４
２が設けられている。さらに、この状態の基板全体を覆
うようにして、ゲート絶縁膜４０が設けられている。そ
の上に絵素電極３９が形成されて、Ｃｓライン３８と絵
素電極３９との間にＣｓが形成される。
【０００６】また、図５に他の従来のアクティブマトリ
クス基板を示す。図６は図５のＣ−Ｃ’線断面図であ
る。
クス基板を示す。図６は図５のＣ−Ｃ’線断面図であ
る。
【０００７】このアクティブマトリクス基板において
は、別のＣｓラインを設けずに、ゲートライン５２と絵
素電極５３との間にＣｓ部１３が形成されている。
は、別のＣｓラインを設けずに、ゲートライン５２と絵
素電極５３との間にＣｓ部１３が形成されている。
【０００８】
【発明が解決しようとする課題】上記のようなアクティ
ブマトリクス基板においては、ＳｉＮXやＳｉＯ2からな
るゲート絶縁膜がＣｓの絶縁膜として共用される。これ
らの絶縁膜は、ＣＶＤ、スパッタリングなどにより成膜
されるため、異物などによるピンホールがかなり存在す
る。ゲートラインと絵素電極との重畳部においてＣｓ部
の面積は、大きな割合を占める。このため、この部分に
ピンホールができると、ゲートラインと絵素またはＣｓ
ラインと絵素とのリークが発生する虞れが大きい。この
ようなリークが発生すると、絵素電極に正常な電圧が印
加されず、表示上に点欠陥として表われる。
ブマトリクス基板においては、ＳｉＮXやＳｉＯ2からな
るゲート絶縁膜がＣｓの絶縁膜として共用される。これ
らの絶縁膜は、ＣＶＤ、スパッタリングなどにより成膜
されるため、異物などによるピンホールがかなり存在す
る。ゲートラインと絵素電極との重畳部においてＣｓ部
の面積は、大きな割合を占める。このため、この部分に
ピンホールができると、ゲートラインと絵素またはＣｓ
ラインと絵素とのリークが発生する虞れが大きい。この
ようなリークが発生すると、絵素電極に正常な電圧が印
加されず、表示上に点欠陥として表われる。
【０００９】また、上記のようなアクティブマトリクス
基板において、Ｃｓに必要な容量を得るために、Ｃｓ部
の絶縁膜の膜厚を変えること、Ｃｓ部の面積を変えるこ
となどが可能である。しかし、上記Ｃｓ部の絶縁膜はゲ
ート絶縁膜を共用しており、スイッチング素子部分の絶
縁膜に要求される容量を基準として設計されているた
め、膜厚を薄くしてＣｓに必要な容量とすることはでき
ない。そして、Ｃｓ部の面積を大きくしてＣｓに必要な
容量とするためには、Ｃｓ部が形成されるゲートライン
またはＣｓラインの幅を大きく形成する必要がある。こ
のため、低抵抗な材料を用いて形成してもある程度以上
のライン幅が必要となり、表示装置の開口率が低下する
虞れがある。
基板において、Ｃｓに必要な容量を得るために、Ｃｓ部
の絶縁膜の膜厚を変えること、Ｃｓ部の面積を変えるこ
となどが可能である。しかし、上記Ｃｓ部の絶縁膜はゲ
ート絶縁膜を共用しており、スイッチング素子部分の絶
縁膜に要求される容量を基準として設計されているた
め、膜厚を薄くしてＣｓに必要な容量とすることはでき
ない。そして、Ｃｓ部の面積を大きくしてＣｓに必要な
容量とするためには、Ｃｓ部が形成されるゲートライン
またはＣｓラインの幅を大きく形成する必要がある。こ
のため、低抵抗な材料を用いて形成してもある程度以上
のライン幅が必要となり、表示装置の開口率が低下する
虞れがある。
【００１０】本発明は上記問題点を解決するためになさ
れたものであり、Ｃｓ部でのリークによる絵素欠陥を低
減でき、表示装置の開口率を大きくできるアクティブマ
トリクス基板を提供することを目的とする。
れたものであり、Ｃｓ部でのリークによる絵素欠陥を低
減でき、表示装置の開口率を大きくできるアクティブマ
トリクス基板を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明のアクティブマト
リクス基板は、基板上に複数の走査配線と複数の信号配
線とが相互に交差するように設けられ、該走査配線と該
信号配線との交差位置近傍にスイッチング素子が設けら
れ、該スイッチング素子と接続されて絵素電極が設けら
れたアクティブマトリクス基板において、隣り合う信号
配線の間に信号配線と平行に金属薄膜からなる補助容量
用配線が設けられ、該補助容量用配線の表面を陽極酸化
して形成した絶縁膜を挟む、該補助容量用配線と該絵素
電極との間で補助容量が形成されており、そのことによ
り上記目的が達成される。
リクス基板は、基板上に複数の走査配線と複数の信号配
線とが相互に交差するように設けられ、該走査配線と該
信号配線との交差位置近傍にスイッチング素子が設けら
れ、該スイッチング素子と接続されて絵素電極が設けら
れたアクティブマトリクス基板において、隣り合う信号
配線の間に信号配線と平行に金属薄膜からなる補助容量
用配線が設けられ、該補助容量用配線の表面を陽極酸化
して形成した絶縁膜を挟む、該補助容量用配線と該絵素
電極との間で補助容量が形成されており、そのことによ
り上記目的が達成される。
【００１２】
【作用】絶縁性基板上に形成されたＣｓラインの表面
に、Ｃｓラインを陽極酸化した絶縁膜が形成されてい
る。陽極酸化膜は、ピンホールのない極めて良質な膜で
あり、絵素電極とＣｓラインとのリークを防ぐことがで
きる。また、この陽極酸化膜をＣｓ部の絶縁膜として用
いているので、ゲート絶縁膜を用いた場合とは異なり、
Ｃｓに適した膜厚に設計することができる。よって、Ｃ
ｓ部の面積を小さくすることができる。また、Ｃｓライ
ンをゲートラインとは別に設けているので、ゲートライ
ンの幅を広くする必要も生じない。従って、表示装置の
開口率を大きくすることができる。
に、Ｃｓラインを陽極酸化した絶縁膜が形成されてい
る。陽極酸化膜は、ピンホールのない極めて良質な膜で
あり、絵素電極とＣｓラインとのリークを防ぐことがで
きる。また、この陽極酸化膜をＣｓ部の絶縁膜として用
いているので、ゲート絶縁膜を用いた場合とは異なり、
Ｃｓに適した膜厚に設計することができる。よって、Ｃ
ｓ部の面積を小さくすることができる。また、Ｃｓライ
ンをゲートラインとは別に設けているので、ゲートライ
ンの幅を広くする必要も生じない。従って、表示装置の
開口率を大きくすることができる。
【００１３】
【実施例】以下、本発明を図面を参照して説明する。
【００１４】図１に本発明の一実施例である金属配線基
板を示す。
板を示す。
【００１５】このアクティブマトリクス基板は、ガラス
板などからなる絶縁性基板１の上に、ゲートライン２と
ソースライン４とが縦横に形成されている。そして、ゲ
ートライン２とソースライン４との交差位置近傍には、
スイッチング素子として、ＴＦＴ７が、ソースライン４
から絵素電極９に向けて分岐されたソース電極５と、絵
素電極９からソース電極５に向けて分岐されたドレイン
電極６と、ゲートライン２から分岐され、ソース電極５
とドレイン電極６との下方に設けられたゲート電極３と
を有している。
板などからなる絶縁性基板１の上に、ゲートライン２と
ソースライン４とが縦横に形成されている。そして、ゲ
ートライン２とソースライン４との交差位置近傍には、
スイッチング素子として、ＴＦＴ７が、ソースライン４
から絵素電極９に向けて分岐されたソース電極５と、絵
素電極９からソース電極５に向けて分岐されたドレイン
電極６と、ゲートライン２から分岐され、ソース電極５
とドレイン電極６との下方に設けられたゲート電極３と
を有している。
【００１６】図１のＡ−Ａ’線断面図を図２に示す。こ
こでは、絶縁性基板１上に、ゲート絶縁膜１０が形成さ
れ、その上にソースライン４とＣｓライン８とが形成さ
れている。そして、Ｃｓライン８の表面には、Ｃｓライ
ンを陽極酸化して形成した絶縁膜が形成されている。そ
の上に、絵素電極１１が重畳されて、Ｃｓ部が形成され
ている。
こでは、絶縁性基板１上に、ゲート絶縁膜１０が形成さ
れ、その上にソースライン４とＣｓライン８とが形成さ
れている。そして、Ｃｓライン８の表面には、Ｃｓライ
ンを陽極酸化して形成した絶縁膜が形成されている。そ
の上に、絵素電極１１が重畳されて、Ｃｓ部が形成され
ている。
【００１７】このアクティブマトリクス基板は以下のよ
うにして作製される。まず、ガラス基板１の上に、スパ
ッタリングによりＡｌ、Ｍｏ、Ｔａなどからなる金属単
層膜または多層膜を３０００オングストロームの厚さに
積層する。これをフォトリソグラフィーによりパターン
化して、ゲートライン２およびゲート電極３を形成す
る。この時、ゲートライン２の表面にゲートライン２を
陽極酸化した酸化膜を形成しておいてもよい。また、基
板１上に、スパッタ・ＣＶＤ等により五酸化タンタルや
窒化ケイ素、酸化ケイ素などの絶縁膜が形成されていて
もよい。
うにして作製される。まず、ガラス基板１の上に、スパ
ッタリングによりＡｌ、Ｍｏ、Ｔａなどからなる金属単
層膜または多層膜を３０００オングストロームの厚さに
積層する。これをフォトリソグラフィーによりパターン
化して、ゲートライン２およびゲート電極３を形成す
る。この時、ゲートライン２の表面にゲートライン２を
陽極酸化した酸化膜を形成しておいてもよい。また、基
板１上に、スパッタ・ＣＶＤ等により五酸化タンタルや
窒化ケイ素、酸化ケイ素などの絶縁膜が形成されていて
もよい。
【００１８】次に、プラズマＣＶＤ法により、窒化ケイ
素からなる絶縁膜１０を３０００オングストロームの厚
さに形成する。続いて、半導体層として、アモルファス
シリコンを３００オングストロームの厚さに形成し、エ
ッチングストッパ層として、窒素化ケイ素を２０００オ
ングストロームの厚さに形成する。このエッチングスト
ッパ層はフォトリソグラフィーによりパターニングされ
エッチングストッパとされる。
素からなる絶縁膜１０を３０００オングストロームの厚
さに形成する。続いて、半導体層として、アモルファス
シリコンを３００オングストロームの厚さに形成し、エ
ッチングストッパ層として、窒素化ケイ素を２０００オ
ングストロームの厚さに形成する。このエッチングスト
ッパ層はフォトリソグラフィーによりパターニングされ
エッチングストッパとされる。
【００１９】続いて、リンを添加したｎ+アモルファス
シリコンを５００オングストロームの厚さで積層する。
そして、アモルファスシリコン層とｎ+アモルファスシ
リコン層とをフォトリソグラフィーによりパターニング
して、チャネル層とコンタクト層とする。
シリコンを５００オングストロームの厚さで積層する。
そして、アモルファスシリコン層とｎ+アモルファスシ
リコン層とをフォトリソグラフィーによりパターニング
して、チャネル層とコンタクト層とする。
【００２０】次に、Ａｌ、Ｔａなどからなる金属単層膜
または多層膜をスパッタリングによって積層する。これ
をフォトリソグラフィーでパターニングして、ソースラ
イン４、ソース電極５、ドレイン電極６およびＣｓライ
ン８を形成する。本実施例においては、Ｔａを用いて形
成した。そして、Ｃｓライン８を陽極酸化して、その表
面に、厚み２０００オングストロームの酸化膜１１を形
成する。この時、ソースライン４も同時に酸化されても
よい。
または多層膜をスパッタリングによって積層する。これ
をフォトリソグラフィーでパターニングして、ソースラ
イン４、ソース電極５、ドレイン電極６およびＣｓライ
ン８を形成する。本実施例においては、Ｔａを用いて形
成した。そして、Ｃｓライン８を陽極酸化して、その表
面に、厚み２０００オングストロームの酸化膜１１を形
成する。この時、ソースライン４も同時に酸化されても
よい。
【００２１】次に、ＩＴＯ膜をスパッタリングにより５
００オングストロームの厚さに積層する。これを、フォ
トリソグラフィーによりパターニングして、Ｃｓ用電極
としても用いられる絵素電極９とする。その後、その上
に保護膜として、窒化ケイ素などの絶縁膜を形成しても
よい。
００オングストロームの厚さに積層する。これを、フォ
トリソグラフィーによりパターニングして、Ｃｓ用電極
としても用いられる絵素電極９とする。その後、その上
に保護膜として、窒化ケイ素などの絶縁膜を形成しても
よい。
【００２２】この実施例のアクティブマトリクス基板に
おいては、絵素電極９とＣｓライン８との間にリークが
生じることがなかった。また、Ｃｓライン８の幅を小さ
く形成しても、充分なＣｓが確保できた。例えば、Ｃｓ
ラインの幅を５μｍとして、ＣｓラインとＩＴＯ膜との
重なりを５×２００μｍ2に形成したところ、Ｃｓの容
量は１．０ｐＦとなった。このアクティブマトリクス基
板を用いて液晶表示素子を作製したところ、良好な表示
が得られた。
おいては、絵素電極９とＣｓライン８との間にリークが
生じることがなかった。また、Ｃｓライン８の幅を小さ
く形成しても、充分なＣｓが確保できた。例えば、Ｃｓ
ラインの幅を５μｍとして、ＣｓラインとＩＴＯ膜との
重なりを５×２００μｍ2に形成したところ、Ｃｓの容
量は１．０ｐＦとなった。このアクティブマトリクス基
板を用いて液晶表示素子を作製したところ、良好な表示
が得られた。
【００２３】
【発明の効果】以上の説明から明らかなように、本発明
によれば、Ｃｓ部におけるリークが生じないアクティブ
マトリクス基板が得られる。よって、本発明のアクティ
ブマトリクス基板を用いることにより、高い歩留りで表
示装置を生産することができ、コスト低下に寄与するこ
とができる。また、絵素の開口率を大きくすることがで
きるので、高輝度な表示が可能となり、表示品位が良好
な表示装置を提供することができる。
によれば、Ｃｓ部におけるリークが生じないアクティブ
マトリクス基板が得られる。よって、本発明のアクティ
ブマトリクス基板を用いることにより、高い歩留りで表
示装置を生産することができ、コスト低下に寄与するこ
とができる。また、絵素の開口率を大きくすることがで
きるので、高輝度な表示が可能となり、表示品位が良好
な表示装置を提供することができる。
【図１】本発明の一実施例であるアクティブマトリクス
基板を示す平面図。
基板を示す平面図。
【図２】図１のＡ−Ａ’線断面図。
【図３】従来のアクティブマトリクス基板の一例を示す
平面図。
平面図。
【図４】図３のＢ−Ｂ’線断面図。
【図５】従来のアクティブマトリクス基板の一例を示す
平面図。
平面図。
【図６】図５のＣ−Ｃ’線断面図。
【符号の説明】 １ 絶縁性基板 ２ ゲートライン ３ ゲート電極 ４ ソースライン ５ ソース電極 ６ ドレイン電極 ７ ＴＦＴ ８ Ｃｓライン ９ 絵素電極 １０ ゲート絶縁膜 １１ 陽極酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 梶谷 優 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 片山 幹雄 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 水嶋 繁光 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (1)
- 【請求項１】 基板上に複数の走査配線と複数の信号配
線とが相互に交差するように設けられ、該走査配線と該
信号配線との交差位置近傍にスイッチング素子が設けら
れ、該スイッチング素子と接続されて絵素電極が設けら
れたアクティブマトリクス基板において、 隣り合う信号配線の間に信号配線と平行に金属薄膜から
なる補助容量用配線が設けられ、該補助容量用配線の表
面を陽極酸化して形成した絶縁膜を挟む、該補助容量用
配線と該絵素電極との間で補助容量が形成されているア
クティブマトリクス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28330092A JPH06130412A (ja) | 1992-10-21 | 1992-10-21 | アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28330092A JPH06130412A (ja) | 1992-10-21 | 1992-10-21 | アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06130412A true JPH06130412A (ja) | 1994-05-13 |
Family
ID=17663671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28330092A Withdrawn JPH06130412A (ja) | 1992-10-21 | 1992-10-21 | アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06130412A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100704817B1 (ko) * | 2004-09-29 | 2007-04-10 | 샤프 가부시키가이샤 | 액정 패널 및 액정 표시 장치 |
| US7372512B2 (en) | 2002-03-15 | 2008-05-13 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display and fabrication method thereof |
| US7944513B2 (en) | 2007-08-10 | 2011-05-17 | Casio Computer Co., Ltd. | Display device |
| US8547492B2 (en) | 2009-02-03 | 2013-10-01 | Sharp Kabushiki Kaisha | Active matrix substrate, liquid crystal panel, liquid crystal display device, liquid crystal display unit and television receiver |
| US8570453B2 (en) | 2009-02-03 | 2013-10-29 | Sharp Kabushiki Kaisha | Active matrix substrate, liquid crystal panel, liquid crystal display unit, liquid crystal display device and television receiver |
-
1992
- 1992-10-21 JP JP28330092A patent/JPH06130412A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372512B2 (en) | 2002-03-15 | 2008-05-13 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display and fabrication method thereof |
| KR100704817B1 (ko) * | 2004-09-29 | 2007-04-10 | 샤프 가부시키가이샤 | 액정 패널 및 액정 표시 장치 |
| US7701520B2 (en) * | 2004-09-29 | 2010-04-20 | Sharp Kabushiki Kaisha | Liquid crystal panel and display device with data bus lines and auxiliary capacitance bus lines both extending in the same direction |
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