JPH06125370A

JPH06125370A - 検波回路

Info

Publication number: JPH06125370A
Application number: JP4300471A
Authority: JP
Inventors: Isao Takeuchi; 勇雄竹内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-10-13
Filing date: 1992-10-13
Publication date: 1994-05-06
Anticipated expiration: 2017-12-24
Also published as: JP3360691B2

Abstract

(57)【要約】【目的】 π／４シフトＱＰＳＫ波をＳ／Ｎを劣化させ
ることなく、検波する。【構成】遅延検波回路４１，４２により、入力信号を
１シンボル遅延してＩ成分およびＱ成分を検波する。ま
た、遅延検波回路４３，４４により、入力信号を２シン
ボル遅延してＩ成分およびＱ成分を検波する。遅延検波
回路４１，４２の出力を２値判定回路１４，１７により
２値判定し、その判定結果から、位相差判定回路２０に
おいて入力信号の位相位置を判定する。また、遅延検波
回路４３，４４の出力を３値判定回路１６，１９により
３値判定し、その判定結果から、位相差判定回路２４に
おいて入力信号の位相位置を判定する。位相差判定回路
２０と２４の出力から、検出回路４５において周波数誤
差を検出する。そして、その検出した周波数誤差に対応
して、補正回路２７において補正信号を生成し、位相差
判定回路２５が出力する位相位置を補正する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、π／４シフトＱＰＳＫ
波を検波する場合に用いて好適な検波回路に関する。

【０００２】

【従来の技術】π／４シフトＱＰＳＫ信号を検波するの
に、検波回路に入力される信号の周波数を所定の周波数
に設定する必要がある。このように、周波数を自動的に
制御するＡＦＣ（自動周波数制御回路）として、タンク
入出力位相差検出型ＡＦＣ、ベースバンドビート信号検
出型ＡＦＣ、あるいは基準信号比較型ＡＦＣなどが知ら
れている。

【０００３】これらの従来の装置においては、中間周波
数（ＩＦ）が予め設定された所定の周波数となるよう
に、中間周波数を生成するために用いる局部発振器の発
振周波数を周波数誤差に応じて制御するようにしてい
る。

【０００４】

【発明が解決しようとする課題】従来の装置は、このよ
うに、ＩＦ信号生成段階における局部発振器の周波数を
制御するようにしているため、この局部発振器を制御す
る制御信号線にノイズがのりやすく、Ｓ／Ｎが劣化する
課題があった。

【０００５】本発明はこのような状況に鑑みてなされた
ものであり、Ｓ／Ｎが劣化することを抑制するものであ
る。

【０００６】

【課題を解決するための手段】本発明の検波回路は、入
力信号を１シンボル遅延して検波する第１の検波手段と
しての遅延検波回路４１，４２と、遅延検波回路４１，
４２の出力のレベルを判定する第１のレベル判定手段と
しての３値判定回路１５，１８と、３値判定回路１５，
１８の出力の位相を判定する第１の位相判定手段として
の位相差判定回路２５と、入力信号を複数シンボル遅延
して検波する第２の検波手段としての遅延検波回路４
３，４４と、遅延検波回路４３，４４の出力のレベルを
判定する第２のレベル判定手段としての３値判定回路１
６，１９と、３値判定回路１６，１９の出力の位相を判
定する第２の位相判定手段としての位相差判定回路２４
と、遅延検波回路４１，４２の出力のレベルを判定する
第３のレベル判定手段としての２値判定回路１４，１７
と、２値判定回路１４，１７の出力の位相を判定する第
３の位相判定手段としての位相差判定回路２０と、位相
差判定回路２４の出力と位相差判定回路２０の出力か
ら、入力信号の周波数ずれを検出する検出手段としての
検出回路４５とを備えることを特徴とする。

【０００７】３値判定回路１５，１８においては、遅延
検波回路４１，４２の出力のレベルを３つの値に判定す
るようにすることができる。そして、この判定は、基準
レベルより大きい第１のレベルと、基準レベルより小さ
い第２のレベルとを設け、遅延検波回路４１，４２の出
力が第１のレベルより大きい値、第１のレベルより小さ
く、かつ、第２のレベルより大きい値、および第２のレ
ベルより小さい値、の３つの値のいずれであるかを基準
に行うことができる。

【０００８】検出回路４５の出力に対応して、位相差判
定回路２５の出力を補正する補正手段としての補正回路
２７をさらに設けることができる。また、検出回路４５
の出力に対応して、遅延検波回路４１，４２の遅延時間
を制御する制御手段としての制御回路３２をさらに設け
ることができる。

【０００９】

【作用】上記構成の検波回路においては、入力信号を１
シンボル遅延して検波する遅延検波回路４１，４２の出
力に対応する判定結果と、複数シンボル遅延して検波す
る遅延検波回路４３，４４の出力に対応して判定した判
定結果とから周波数ずれが検出される。従って、構成が
簡略化され、ベースバンドにおいて周波数の推定が可能
となり、Ｓ／Ｎの劣化が抑制される。

【００１０】

【実施例】図１は、本発明のπ／４シフトＱＰＳＫ波の
検波回路の一実施例の構成を示すブロック図である。Ｉ
Ｆアンプ１は、入力された中間周波数（ＩＦ）信号を飽
和増幅し、遅延検波回路４１と４２に出力するようにな
されている。遅延検波回路４１は、入力信号を１シンボ
ル遅延して出力する遅延回路２と、遅延回路２により遅
延された信号と、遅延されない信号との排他的論理和を
演算するイクスクルーシブオア回路３と、イクスクルー
シブオア回路３の出力の不要な高域成分を除去するロー
パスフィルタ４とにより構成されている。この遅延検波
回路４１によりＩ成分が遅延検波される。

【００１１】これに対して、遅延検波回路４２は、入力
信号を１シンボル遅延して出力する遅延回路８と、遅延
回路８により遅延された信号と、遅延されない信号との
排他的論理和を演算するイクスクルーシブオア回路９
と、イクスクルーシブオア回路９の出力の不要な高域成
分を除去するローパスフィルタ１０とにより構成されて
いる。この遅延検波回路４２によりＱ成分が遅延検波さ
れる。

【００１２】遅延回路２の出力はまた、遅延回路５に供
給され、１シンボルだけさらに遅延された後、イクスク
ルーシブオア回路６に供給されるようになされている。
イクスクルーシブオア回路６は、遅延回路５より入力さ
れた信号と、ＩＦアンプ１より入力された信号との排他
的論理和を演算し、ローパスフィルタ７に出力してい
る。この遅延回路２，５、イクスクルーシブオア回路６
およびローパスフィルタ７により、入力信号を２シンボ
ル遅延してＩ成分を遅延検波する遅延検波回路４３が構
成されている。

【００１３】同様にして、遅延回路８の後段には、遅延
回路１１が接続され、遅延回路１１により１シンボル遅
延された信号が、イクスクルーシブオア回路１２に供給
されるようになされている。イクスクルーシブオア回路
１２は、遅延回路１１より入力された信号と、ＩＦアン
プ１より入力された信号の排他的論理和を演算し、ロー
パスフィルタ１３に出力している。この遅延回路８，１
１、イクスクルーシブオア回路１２およびローパスフィ
ルタ１３により、入力信号を２シンボル遅延してＱ成分
を遅延検波する遅延検波回路４４が構成されている。

【００１４】ローパスフィルタ４の出力は、３値判定回
路１５に供給され、そのレベルが３値判定されるように
なされている。そして、その判定結果が位相差判定回路
２５に供給されている。また、ローパスフィルタ１０の
出力が３値判定回路１８に供給され、３値判定され、そ
の判定結果が位相差判定回路２５に供給されている。ロ
ーパスフィルタ７の出力は、３値判定回路１６に供給さ
れ、３値判定され、その判定結果が位相差判定回路２４
に供給される。また、ローパスフィルタ１３の出力は、
３値判定回路１９に供給されて３値判定され、その判定
結果が位相差判定回路２４に供給されている。さらに、
ローパスフィルタ４の出力は、２値判定回路１４に供給
され、２値判定された後、その判定結果が位相差判定回
路２０に供給されている。また、ローパスフィルタ１０
の出力は、２値判定回路１７に供給され、２値判定され
た後、その判定結果が位相差判定回路２０に供給されて
いる。

【００１５】位相差判定回路２０の出力は、加算器２２
に供給されるとともに、１シンボル遅延回路２１により
１シンボルだけ遅延された後、加算器２２に供給され、
位相差判定回路２０より供給された信号と加算されるよ
うになされている。そして、加算器２２の出力は、減算
器２３に供給され、位相差判定回路２４の出力から減算
され、減算器２３の出力が積算回路２６に供給されてい
る。積算回路２６は、図示せぬＣＰＵなどより供給され
る積算タイミング信号に同期して、減算器２３より供給
される信号を積算するようになされている。

【００１６】この遅延回路２１、加算器２２、減算器２
３および積算回路２６により、周波数ずれを検出する検
出回路４５が構成されている。

【００１７】プリアンブル検出回路２９は、位相差判定
回路２４の出力からプリアンブルを検出し、その検出信
号を積算回路２６にリセット信号として供給するととも
に、ＰＬＬをリセットする高速シンボル同期信号とし
て、図示せぬＰＬＬに供給されるようになされている。
このプリアンブル検出回路２９には、ＣＰＵが出力する
同期確立信号がディセーブル信号として供給されてい
る。

【００１８】補正回路２７は、位相差判定回路２５の出
力と積算回路２６の出力に対応して補正信号を生成し、
加算器２８に出力している。加算器２８は、位相差判定
回路２５の出力と補正回路２７の出力とを加算し、位相
データ変換回路３１に出力している。位相データ変換回
路３１は、加算器２８より供給された信号を復調データ
に変換し、図示せぬＣＰＵへ出力するようになされてい
る。

【００１９】また、積算回路２６の出力は、ラッチ回路
３０に供給され、ラッチされた後、周波数ずれを表す信
号として、図示せぬ回路に供給されるとともに、制御回
路３２にも供給されている。制御回路３２は、ラッチ回
路３０の出力に対応して、遅延回路２，５，８，１１の
遅延時間を制御するようになされている。

【００２０】次に、その動作について説明する。ＩＦア
ンプ１により飽和増幅された信号は、１シンボル遅延回
路２、イクスクルーシブオア回路３、およびローパスフ
ィルタ４よりなる遅延検波回路４１により入力され、Ｉ
成分が遅延検波される。このローパスフィルタ４より出
力された信号は、３値判定回路１５に供給され、３値判
定される。

【００２１】３値判定回路１５は、図２に示すように、
基準レベルとしての０レベルより大きいレベルＩ₁と、
０レベルより小さいレベルＩ₂を、閾値として有してい
る。そして、ローパスフィルタ４より入力された信号の
レベルと、このレベルＩ₁，Ｉ₂とを比較し、ローパスフ
ィルタ４より入力された信号のレベルが、レベルＩ₁よ
り大きいときＨ、Ｉ₁より小さく、かつ、Ｉ₂より大きい
ときＭ、そしてＩ₂より小さいときＬ、の３値判定結果
を２ビットのデータとして、位相差判定回路２５に出力
する。

【００２２】一方、１シンボル遅延回路８、イクスクル
ーシブオア回路９、およびローパスフィルタ１０よりな
る遅延検波回路４２により遅延検波されたＱ成分の信号
が、３値判定回路１８に供給され、３値判定される。

【００２３】即ち、３値判定回路１８は、図２に示すよ
うに、基準レベルとしての０レベルより大きいレベルＱ
₁と、０レベルより小さいレベルＱ₂を、閾値として有し
ており、ローパスフィルタ１０より入力された信号のレ
ベルと、このレベルＱ₁，Ｑ₂とを比較する。ローパスフ
ィルタ１０より入力された信号のレベルが、レベルＱ₁
より大きいときＨ、Ｑ₁より小さく、かつ、Ｑ₂より大き
いときＭ、そしてＱ₂より小さいときＬ、の３値判定結
果を２ビットのデータとして、位相差判定回路２５に出
力する。

【００２４】このように、位相差判定回路２５には、Ｉ
成分におけるＨ，Ｍ，Ｌの３値の判定結果と、Ｑ成分に
おけるＨ，Ｍ，Ｌの３値の判定結果とが入力される。図
２に示すように、Ｉ成分を横軸に、Ｑ成分を縦軸に取
り、Ｉ軸上の点を０として、反時計方向に４５度ずつ離
間した位置を、それぞれ１乃至７とすると、π／４シフ
トＱＰＳＫ信号の位相の位置は、１，３，５，７のいず
れか１つとなる。

【００２５】Ｉ成分の３値判定結果がＨであるとき、そ
の信号の位相位置は、０，１または７のいずれかとな
る。また、Ｉ成分の判定結果がＭであるとき、位相位置
は、２または６となる。そして判定結果がＬであると
き、位相位置は、３，４または５となる。同様にして、
Ｑ成分の３値判定結果がＨであるとき、その信号の位相
位置は、１乃至３のいずれかとなり、Ｉ成分の判定結果
がＭであるとき、位相位置は、０または４となり、判定
結果がＬであるとき、位相位置は、５乃至７のいずれか
となる。従って、位相差判定回路２５は、ＩおよびＱ成
分の３値の判定結果から、図３に示す判定を行うことが
できる。

【００２６】即ち、Ｉ成分の判定結果がＨ，Ｍ，Ｌであ
り、Ｑ成分の判定結果がＨであるとき、位相位置は、
１，２または３となる。Ｉ成分の判定結果がＨまたはＬ
であるとき、Ｑ成分の判定結果がＭであれば、位相位置
は、０または４となる。また、Ｉ成分の判定結果がＨ，
Ｍ，Ｌであるとき、Ｑ成分の判定結果がＬであれば、位
相位置は、７，６または５となる。

【００２７】位相差判定回路２５は、この判定結果を加
算器２８と補正回路２７に出力する。加算器２８に入力
された信号は、補正回路２７より出力された信号と加算
され（補正され）、最終的な判定結果として位相データ
変換回路３１に供給される。

【００２８】そこで、次に、この補正の動作について説
明する。１シンボル遅延回路２，５、イクスクルーシブ
オア回路６、およびローパスフィルタ７よりなる遅延検
波回路４３により遅延検波された出力が、３値判定回路
１６に供給され、上述した場合と同様にして、３値の判
定が行われ、その判定結果が位相差判定回路２４に供給
される。また同様にして、１シンボル遅延回路８，１
１、イクスクルーシブオア回路１２、およびローパスフ
ィルタ１３よりなる遅延検波回路４４により遅延検波さ
れた出力が、３値判定回路１９に供給され、３値の判定
が行われ、その判定結果が位相差判定回路２４に供給さ
れる。

【００２９】位相差判定回路２４は、位相差判定回路２
５における場合と同様に、Ｉ成分とＱ成分の３値の判定
結果から、π／４シフトＱＰＳＫ信号の位相位置０乃至
７を判定し、その判定結果を減算器２３に出力する。位
相差判定回路２４と位相差判定回路２５における判定結
果の相異は、位相差判定回路２５が入力信号を１シンボ
ル遅延して検波する遅延検波回路４１，４２の出力より
位相位置を判定しているのに対して、位相差判定回路２
４は、入力信号を２シンボル遅延して検波する遅延検波
回路４３，４４の出力に対応して位相位置を判定してい
ることである。

【００３０】一方、２値判定回路１４は、Ｉ成分の入力
信号を１シンボル遅延して検波する遅延検波回路４１の
出力を、図４に示すように、２値判定する。即ち、２値
判定回路１４は、ローパスフィルタ４より入力された信
号のレベルが、閾値としての０レベルより大きいか、小
さいかを判定し、大きいときＨ、小さいときＬの判定結
果を、位相差判定回路２０に出力する。

【００３１】同様に、２値判定回路１７は、ローパスフ
ィルタ１０が出力するＱ成分の信号レベルを２値判定
し、そのレベルが、閾値としての０レベルより大きいと
きＨ、小さいときＬの判定結果を、位相差判定回路２０
に出力する。

【００３２】位相差判定回路２０には、このようにして
Ｉ成分の２値判定Ｈ，Ｌと、Ｑ成分の２値判定Ｈ，Ｌが
入力される。図４に示すように、Ｉ成分がＨであると判
定されたとき、入力信号の位相位置は０，１または７で
あり、Ｌであるとき、３乃至５のいずれかである。ま
た、Ｑ成分がＨあるとき、入力信号の位相位置は１乃至
３のいずれかであり、Ｌであるとき、５乃至７のいずれ
かである。従って、図５に示すように、Ｉ成分とＱ成分
が両方ともＨであるとき、その位相位置は１と判定さ
れ、Ｉ成分がＬ、Ｑ成分がＨであるとき、位相位置は３
と判定される。また同様にして、Ｉ成分がＨであり、Ｑ
成分がＬであるとき、位相位置は７と判定され、Ｉ成分
とＱ成分が両方ともＬであるとき、その位相位置は５と
判定される。位相差判定回路２０は、この１，３，５ま
たは７の位相位置の判定結果を出力する。

【００３３】この位相差判定回路２０の出力は、１シン
ボル遅延回路２１により１シンボル遅延されたものと、
遅延されないものとが、加算器２２において加算され
る。加算器２２は、モジュロ８の加算を行う。

【００３４】即ち、この遅延回路２１と加算器２２によ
り、入力信号を２シンボル遅延して検波した信号を、位
相差判定回路２４で判定した場合と同じレベルの判定結
果の信号が生成される。そして、この信号が減算器２３
に供給され、位相差判定回路２４が出力する信号から減
算される。位相差判定回路２４の出力する信号は、遅延
検波回路４３，４４において２シンボル遅延された信号
を元に生成したものである。これに対して、加算器２２
が出力する信号は、遅延検波回路４１，４２により１シ
ンボル遅延して検波した信号を元に生成されたものであ
る。一般的に、遅延検波回路における遅延シンボル数が
大きくなると、周波数変動に対する検波性能がそれだけ
劣化する。換言すると、１シンボル遅延して検波する遅
延検波回路は、ｎシンボル遅延して検波する遅延検波回
路より、検波性能の劣化が１／ｎとなる。

【００３５】従って、減算器２３が出力する信号は、１
シンボルの遅延検波回路４１，４２と、２シンボルの遅
延検波回路４３，４４が、それぞれ両方とも正しいデー
タを復調しているとき０となり、周波数誤差がないもの
と推定することができる。換言すれば、減算器２３の出
力は、ＩＦアンプ１より入力される信号の周波数が高い
方にずれている場合、正（＋１）となり、低い方にずれ
ている場合、負（−１）となる。

【００３６】積算回路２６は、減算器２３が出力する信
号を、入力される積算タイミングに同期して積算する。
プリアンブル検出回路２９は、位相差判定回路２４が出
力する信号からプリアンブル（このプリアンブルは、本
装置において検波される信号のタイムスロットの所定の
位置に周期的に配置されている）を検出する。積算回路
２６は、このプリアンブル検出回路２９から検出信号が
入力されたとき、積算値をリセットする。このようにし
て積算回路２６は、所定の期間における減算器２３の出
力の積算値を出力する。

【００３７】補正回路２７は、積算回路２６の積算値の
極性（正または負）と、位相差判定回路２５の出力（位
相位置０乃至７）をモニタし、補正信号を生成する。こ
の補正信号は、位相差判定回路２５が出力する位相位置
が、１，３，５または７のとき０とされる。即ち、この
とき、位相差判定回路２５が出力する位相位置の信号
が、加算器２８を介して、そのまま位相データ変換回路
３１に供給される。

【００３８】これに対して、補正信号は、位相差判定回
路２５が出力する位相位置が、０，２，４または６の場
合、積算回路２６における積算値が正であれば、プラス
１とされ、負であれば、−１とされる。この補正信号が
位相差判定回路２５の出力に、加算器２８において加算
されるため、加算器２８の出力は、位相差判定回路２５
が出力する位相位置が０，２，４または６の場合、積算
回路２６の積算値が正であれば、それぞれ１，３，５ま
たは７とされ、積算値が負であれば、７，１，３または
５とされる。

【００３９】このようにして、加算器２８の出力は、図
２における４つの位相位置１，３，５または７のいずれ
かとなる。即ち、π／４シフトＱＰＳＫの４つの位相位
置のいずれであるのかが、ここで判定されたことにな
る。そして、この位相位置データは、位相データ変換回
路３１に入力され、復調データに変換される。

【００４０】一方、積算回路２６の積算値は、プリアン
ブル検出回路２９が出力するリセット信号によりリセッ
トされる直前に、ラッチ回路３０においてラッチされ、
そのラッチ結果に対応して、制御回路３２は、遅延回路
２，５，８および１１の遅延量を制御する。即ち、ラッ
チ回路３０にラッチした値が正であるとき、ＩＦ信号の
周波数が高い方にずれているため、制御回路３２は、遅
延回路２，５，８または１１の遅延量を小さくなるよう
に制御する。逆に、ラッチ回路３０がラッチした値が負
であるとき、ＩＦ信号の周波数が低い方にずれているた
め、各遅延回路における遅延時間を長くするように切り
換える。

【００４１】遅延回路２，５，８または１１は、それぞ
れ内部に、例えば１００段のシフトレジスタを内蔵して
おり、その段数を変更することにより、遅延時間が制御
される。ＩＦアンプ１に入力される中間周波信号の周波
数を１．２ＭＨｚ、遅延回路２，５，８および１１のク
ロックを１９．２ＭＨｚとするとき、１９２Ｋｓｐｓの
レートで、各シンボルが各遅延回路において処理される
ことになる。

【００４２】以上の如く本実施例においては、ベースバ
ンドにおいて周波数ずれの検出、およびそれに付随する
補正が可能となる。

【００４３】尚、以上の実施例においては、遅延検波回
路４３，４４により２シンボル遅延するようにしたが、
ｎ（ｎ≧３）シンボル遅延するようにすることが可能で
ある。

【００４４】

【発明の効果】以上の如く本発明の検波回路によれば、
入力信号を１シンボル遅延して検波する第１の検波手段
の出力と、複数シンボル遅延して検波する第２の検波手
段の出力とを利用して、入力信号の周波数ずれを検出す
るようにしたので、中間周波数を復調する復調回路の内
部において、処理を完了することができ、Ｓ／Ｎの劣化
を抑制することが可能となる。

【図面の簡単な説明】

【図１】本発明の検波回路の一実施例の構成を示すブロ
ック図である。

【図２】図１の実施例における３値判定回路１５，１
６，１８，１９の動作を説明する図である。

【図３】図１の実施例における位相差判定回路２４，２
５の判定動作を説明する図である。

【図４】図１の実施例における２値判定回路１４，１７
の動作を説明する図である。

【図５】図１の実施例における位相差判定回路２０の判
定動作を説明する図である。

【符号の説明】

１ＩＦアンプ２遅延回路３イクスクルーシブオア回路５，８遅延回路９イクスクルーシブオア回路１１遅延回路１２イクスクルーシブオア回路１４２値判定回路１５，１６３値判定回路１７２値判定回路１８，１９３値判定回路２０位相差判定回路２１遅延回路２２加算器２３減算器２４，２５位相差判定回路２６積算回路２７補正回路２８加算器３２制御回路４１乃至４４遅延検波回路４５検出回路

Claims

【特許請求の範囲】

【請求項１】入力信号を１シンボル遅延して検波する
第１の検波手段と、前記第１の検波手段の出力のレベルを判定する第１のレ
ベル判定手段と、前記第１のレベル判定手段の出力の位相を判定する第１
の位相判定手段と、入力信号を複数シンボル遅延して検波する第２の検波手
段と、前記第２の検波手段の出力のレベルを判定する第２のレ
ベル判定手段と、前記第２のレベル判定手段の出力の位相を判定する第２
の位相判定手段と、前記第１の検波手段の出力のレベルを判定する第３のレ
ベル判定手段と、前記第３のレベル判定手段の出力の位相を判定する第３
の位相判定手段と、前記第２の位相判定手段の出力と前記第３の位相判定手
段の出力から、入力信号の周波数ずれを検出する検出手
段とを備えることを特徴とする検波回路。
【請求項２】前記第１のレベル判定手段は、前記第１
の検波手段の出力のレベルを３つの値に判定する３値判
定手段を含むことを特徴とする請求項１に記載の検波回
路。
【請求項３】前記３値判定手段は、基準レベルより大
きい第１のレベルと、前記基準レベルより小さい第２の
レベルとを備え、前記第１の検波手段の出力が、前記第
１のレベルより大きい値、前記第１のレベルより小さ
く、かつ、前記第２のレベルより大きい値、および前記
第２のレベルより小さい値、の３値のいずれであるかを
判定することを特徴とする請求項２に記載の検波回路。
【請求項４】前記検出手段の出力に対応して、前記第
１の位相判定手段の出力を補正する補正手段をさらに備
えることを特徴とする請求項１，２または３に記載の検
波回路。
【請求項５】前記検出手段の出力に対応して、前記第
１の検波手段および第２の検波手段の遅延時間を制御す
る制御手段をさらに備えることを特徴とする請求項１乃
至４のいずれかに記載の検波回路。