KR100323788B1 - 루프필터및위상동기루프 - Google Patents

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락스 죠셉 제이.
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Abstract

고차 위상 루프 필터는 가산기의 출력 포트와 입력 포트 중 하나 사이의 궤환 루프에 배열된 지연 소자(31)와 가산기(25)로 구성된 적분기를 포함한다. 필터링되는 신호는 상기 가산기의 제 2 입력 포트에 인가된다. 검출기(30)는 한계값을 검출하기 위해 가산기의 출력에 연결되고, 검출 시, 상기 검출기를 상기 적분기의 지연 소자에서 전류값을 0와 같은 고정값으로 리셋한다. 순간적으로 지연 소자를 리셋하면 필터의 차수가 낮아지고 잡음 존재시, 시스템 응답 시간이 빨라진다.

Description

고잡음 환경용 반송파 재생 회로
PAM 신호는, 예를 들어, 직각 진폭 변조(quadrature amplitude modulated:QAM), 위상 편이 방식(phase shift keying:PSK), 및 직각 위상 편이 방식(quadrature phase shift keying:QPSK)등의 여러 형태로 발생되고, 그 정보는 이산 진폭값의 고정된 수를 나타내는 정렬(constellation)에 의해 특징 지워진다. 전송된 정보의 재생은 상기 정렬의 적당한 방향 설정(orientation)을 보장하기 위해 적절히 위상 제어된 신호 변조 반송파의 재생을 필요로 한다. 전형적인 PAM 신호 재생 시스템은 리(Lee) 및 메서쉬미트(Messerschmitt)의 디지털 통신(DIGITAL COMMUNICATION, Kluwer Academic Pub., Boston Ma., 1992)의 제 14 장에 기술되었고, 그 예가 본원의 도 1에 도시되었다.
도 1의 장치는 혼합기(11)에 PAM 신호를 인가하는 PAM 신호원(도시하지 않음)을 포함한다. 혼합기(11)는 복소 멀티플렉서(complex multiplxer)이고, 상기 PAM 신호를 수신하는 제 1 입력 포트와 재생된 반송파 신호를 인가하는 제 2 입력 포트를 갖는다. 상기 혼합기(11)는 슬라이서(12)와 결정회로(decision circuit:13)를 포함하는 위상 회로에 기본 대역 신호를 제공한다. 상기 결정 회로(13)는 상기 수신된 신호의 진폭과 상기 가능한 최대의 정렬(constellation) 값간의 차를 결정하고, 이 차를 오차(e)로 출력한다. 소자(11, 12, 및 13)를 조합하여 다수의 대안의 위상 검출기(10)중의 하나를 형성한다. 상기 위상 검출기의 출력은 루프 필터(14)에 인가되고, 잡음 면역성(noise immunity)의 척도를 제공하고, 시스템 타이밍 파라미터(system timing capture parameters)를 설정하기 위해 루프 필터에 결합된다. 상기 쿠프 필터의 출력은 제어 신호(C)이고, 상기 제어 신호는 제어 발진기(15)를 제어하기 위해 연결된다. 상기 혼합기(11)가 아날로그 형태이면, 상기 발진기(15)는 90도의 위상 관계를 갖는 두 신호를 제공하기 위해 배열된 아날로그 전압 제어 발진기일 수 있다. 대안적으로, 상기 혼합기가 디지털 형태(즉, 디지털 PAM 신호를 처리하기 위한)로 실현되면, 상기 발진기는 제어 이산 시간 발진기(DTO)일 수 있다.
도 2는 공지된 2차 루프 필터 회로를 도시하는데, 도 1의 필터(14)로 구현될 수 있다. 이 필터는 디지털 회로 소자이고, 샘플 데이터 방식(sampled data manner)으로 동작한다고 가정한다. 도 2에서, 상기 위상 검출기로부터의 상기 오차 신호(e)는 제 1 및 제 2 규준화 회로(23 및 24)에 인가되고. 이는 각각 가중 계수(weighting factor:K1 및 K2)에 의해 상기 오차 신호를 가중시킨다. 소자(23)에서 가중된 오차 신호 샘플은 지연 소자(22)에서 1 샘플 주기만큼 지연되고 가산기(20)에 인가된다. 소자(24)에서 규준화된(scaled) 오차 신호 샘플은, 신호 합산 회로, 즉 가산기(25) 및 상기 가산기(25)와 상기 가산기의 입력 포트간에 연결된 1샘플 주기 지연 소자(26)를 포함한 적분기에 인가된다. 상기 적분기로부터의 출력 신호는 진폭 제한기 회로(27)를 통해 가산기(20)의 제 2 입력 포트에 인가된다.
당업자라면, 필터 고안 시, 상기 상위 회로 경로가 순시 신호 변환(instantaneous signal changes)에 대한 응답을 제공하고 상기 하위 회로 경로가 장기 신호 흐름(longer term signal trend)에 대한 응답을 제공함을 인식할 것이다. 정상 상태에서 상기 위상 오차는 0 또는 매우 작고, 도 2의 회로의 전달 함수(H(z))는 다음 식으로 나타난다.
여기서, K1 및 K2는 일정한 가중 계수이다. 수학식 1은 적분기의 출력이 아무런 신호 한계가 초래되지 않게 충분히 작다고 가정한다. 그러나, 수신된 신호에서 많은 잡음이 있으면, 상기 잡음은 상기 오차 신호에서 반사되고, 상기 적분기의 출력은 제한될 수 있다. 상기 한계값이 K3이라고 가정하자. 한계가 설정될 때, 상기 루프 필터의 전달 함수는 다음 식이다.
상기 한계 설정 동작(limiting action)으로 인해 의사 동기(false lock)와 같은 신호 잡음에 따라 불만족스런 효과가 감소된다. 그러나, 상기 시스템이 한계 설정 모드(limiting mode)에서 작동할 때, 통상적으로 상기 기간(K3)은 불만족스러운 느린 응답 시간을 조절한다.
본 발명은 상기 불만족스런 면을 초래하지 않는 루프 필터 내의 진폭 제한기의 효과를 포함하는 이점을 얻는 것을 목적으로 한다.
본 발명은 펄스 진폭 변조(pulse amplitude modulated:PAM) 신호를 재생시키는 회로에 관한 것으로서, 특히 상기 시스템에 이용되는 루프 필터에 관한 것이다.
도 1은 종래 기술의 위상 동기 시스템의 블록도.
도 2는 도 1의 루프 필터(14)를 실행할 수 있는 공지된 루프 필터의 블록도.
도 3 및 도 5는 본 발명을 실행한 루프 필터의 블록도.
도 4는 본 발명을 실행한 반송과 재생 위상 보정 시스템의 블록도.
본 발명은 신호 가산 회로, 즉 가산기 및 상기 가산기와 입력 포트간의 궤환 루프에 배열된 지연 소자를 포함하는 형태의 적분기를 갖는 고차 위상 루프 필터이다. 필터링되는 신호는 가산기의 제 2 입력 포트에 인가된다. 검출기는 한계값을 검출하기 위해 상기 가산기의 출력에 연결되고, 검출 시, 검출기를 적분기 지연 소자의 전류값을 0와 같은 고정값으로 리셋하는 것을 조건으로 한다. 상기 지연 소자의 리셋은, 순간적으로 상기 필터의 차수를 낮추고, 잡음의 발생 시 시스템 응답 시간을 가속시킨다.
본 발명의 일례를 도시한 도 3을 참고한다. 도면에서 예를 들어, 도 1의 위상 검출기(10)로부터의 오차 신호(e)는 각각 값(K1 및 K2)의 오차 신호를 규준화하는 제 1 및 제 2 규준화 회로(23 및 24)에 인가된다. 예시적인 K1 및 K2의 값은1/4 및 1/32이다. 규준화 회로(23)로부터 계수(1/4)로 가중된 신호는 지연 소자(22)에 연결된다. 상기 오차 신호는 샘플링된 데이터 신호로 가정하고, 상기 지연 소자(22)는 1 샘플 주기만큼 신호를 지연시킨다. 지연 소자(22)로부터의 지연된 신호는 가산기(20)의 제 1 입력 포트에 연결된다.
규준화 회로(24)로부터의, 상기 규준화 계수(K2)로 가중된 신호는 신호 가산 회로, 즉 가산기(25) 및 지연 또는 신호 기억 소자(31)를 포함하는 적분 회로에 인가된다. 상기 지연 소자(31)는 상기 가산기(25)로부터의 신호 합산 출력을 1 샘플 주기만큼 지연시키고, 상기 지연된 합을 상기 가산기(25)의 입력 포트에 인가시킨다. 상기 가산기(25)로부터의 상기 합산 출력은 상기 가산기(20)의 제 2 입력 포트에 연결된다. 또한, 상기 가산기(25)로부터의 합산 출력은 검출기(30)에 인가되고, 상기 가산기(25)로부터의 합산 출력이 소정의 한계값을 초과할 때마다 리셋 신호를 제공한다(16비트 가산기에서 상기 한계값은 약 ±4000(16진수)이다). 상기 검출기(30)에 의해 제공된 상기 리셋 신호는 상기 값을 0과 같은 소정의 리셋 값으로 리셋하기 위해 연결된다. 작은 값의 오차 신호를 위해 상기 도 3의 루프 필터의 전달 함수는 수학식 1로 기술된다. 신호 잡음이 상기 적분기를 한계값을 초과하는 출력값을 생성할 때, 상기 전달 함수는, 다음의 수학식으로 나타낸다.
그러나, 상기 계수(K1)는 상기 계수(K2)보다 훨씬 크고, 따라서, 상기 루프필터는 효과적이며, 순간적으로 1차 루프로 복귀됨을 주의해야 한다. 즉, 수학식 3의 우변의 제 2 기간은 무시할 수 있다. 상기 루프 필터가 1차 루프로 복귀할 때, 본질적으로, 잡음이 존재하면, 보다 빠른 동기 시간을 갖는다. 또한 상기 적분기를 작은 값으로 리셋하면 상기 신호 잡음에 따른 누적 효과를 감소시킨다. 도 3에서, 상기 검출기(30)는 진폭 제한기로 도시되고 실제로 진폭 제한기 회로의 적절한 부분일 수 있다. 그러나 검출기(30)는 지정된 한계 내에 발생하는 모든 인가된 입력값에 대해서는, 예를 들어 0인, 제 1 상태를 갖고, 그 밖의 경우에 대해서는, 예를 들어 논리 1 상태인, 제 2 출력 상태를 갖는 출력 신호를 제공하는 윈도우 비교기일 수도 있다.
도 1의 시스템은 주파수 및 위상 오차 모두를 보정하는 유형이다. 제 4도는 단지 위상 오차만을 보정하기 위한 시스템이다. 도 4에서 도 1 내지 도 3의 소자와 동일한 도면 부호로 지정된 소자는 동일하고, 동일한 기능을 한다. 상기 위상 검출기(10A)는 도 1의 위상 검출기(10)와 동일하거나 다른 공지된 위상 검출기와 동일한 형태를 갖는다. 위상 보정 신호는 상기 혼합기(11)의 출력에서 얻을 수 있다. 상기 루프 필터는, 상기 제 2 규준화 회로(244)와 도 2 및 도 3에 도시된 바와 같이 병렬이 아닌 종속 접속된 것을 제외하고는 도 3에서 도시된 루프 필터와 동일하다. 상기 제 2 규준화 회로(244)의 상기 가중 계수(K7)는 K1 곱하기 K7은 K2가 되도록 배열된다.
상기 혼합기(11)의 상기 입력에 인가되는 QAM 신호가 인가되고 상기 혼합기(11)가 복소 멀티플렉서임을 가정한다. 상기 QAM 신호는 동상의 I와 직각 위상의 Q 성분을 갖는다.
보정된 성분 신호(Ic, 및 Qc)는 이하의 관계에서 구할 수 있다.
cos(θ) 및 sin(θ)를 나타내는 복소 멀티플렉서 값이 상기 루프 필터로부터 상기 혼합기로 인가되면, 상기 복소 멀티플렉서(11)는 본질적으로 위상 보정 성분 신호를 생성한다. 상기 값 cos(θ) 및 sin(θ)는 필터링된 오차 신호(ε)의 직각 표현이다.
상기 루프 필터로부터의, 즉 가산기(20)로부터의 신호는 감산기(50)의 한쪽 입력 포트에 연결된다. 상기 감산기의 출력은 1 샘플 주기 지연 소자(51)를 통해 상기 감산기의 다른 입력 포트에 연결된다. 감산기(50) 및 지연 소자(51)의 조합은 미분기를 형성하고, 이는 대역 통과 필터의 기능을 하며, 위상 오차 변화만을 통과시킬 수 있다. 상기 대역 통과 필터링된(미분된) 위상 오차는 판독 전용 메모리, 즉 ROM으로 실현될 수 있는 순람표(look-up table:52)에 연결된다. 상기 ROM은 cos(θ) 및 sin(θ)값에 대응하는 한쌍의 값을 제공하며, 여기서 θ는 아래와 같다.
도 5는 도 3 및 도 4에 각각 도시되고 기술된 동일한 한계 개념을 이용한 고차 루프 필터의 예이다. 상기 진폭 제한기/검출기(301)와 상기 지연소자(312) 사이의 점선 화살표는 이 접속이 선택적인 것임을 나타낸다.

Claims (5)

  1. 신호 합산 회로(25) 및 상기 신호 합산 회로의 입력 포트와 출력 포트 사이에 연결된 신호 기억 소자(31)를 포함하여 적분기를 형성하는 형태의 루프 필터(14)를 포함하는 반송파 재생 회로로서,
    상기 신호 합산 회로에 연결되어, 상기 신호 합산 회로의 합산 출력이 소정의 한계를 초과하는 때를 검출하고, 상기 합산이 상기 한계를 초과하면 상기 신호 기억 소자의 신호를 소정의 값으로 리셋하는 검출 수단(30)을 포함하는 반송파 재생 회로.
  2. 제 1 항에 있어서,
    상기 검출 수단은 상기 한계를 초과하는 합산의 검출에 응답하여, 상기 기억 소자의 신호를 0의 값으로 리셋하는 반송파 재생 회로.
  3. 오차 신호원(10)과,
    제 1 및 제 2 입력 단자와, 필터링된 오차 신호를 공급하기 위한 출력 단자를 갖는 가산기(20)와,
    상기 제 1 입력 단자와 상기 신호원 사이에 연결되고, 제 1 신호 규준화 회로 및 지연 소자의 직렬 접속을 포함하는 제 1 회로 경로(22, 23)와,
    상기 제 2 입력 단자와 상기 신호원 사이에 연결되고, 신호 적분기를 포함하는 제 2 회로 경로(24, 25, 31)를 포함하는 위상 동기 루프용 루프 필터로서, 상기 적분기는,
    신호 합산 회로(25)의 출력 포트와 입력 포트 사이에 연결된 부가 신호 지연 소자를 갖는 상기 신호 합산 회로(25)와,
    상기 신호 합산 회로에 의해 제공되는 합산이 소정 값을 초과할 때를 검출하고, 상기 합산이 상기 소정의 값을 초과하면 상기 부가 지연 소자(31)를 소정의 값으로 리셋하는 검출기(30)를 포함하는, 루프 필터.
  4. 제 3 항에 있어서,
    상기 검출기는 상기 부가 지연 소자를 0의 값으로 리셋하는 루프 필터.
  5. 반송파 성분을 포함하는 신호원과,
    상기 신호원에 연결된 제 1 입력과, 제 2 입력과, 출력 단자를 갖는 멀티플라이어와,
    상기 멀티플라이어의 출력 단자에 연결되어, 상기 반송파 성분과 소망의 반송파 위상과의 위상차를 나타내는 위상 오차 신호를 상기 출력 단자에 제공하는 위상 계산 수단과,
    제 1 및 제 2 입력 단자를 갖고, 필터링된 오차 신호를 제공하는 출력 단자를 갖는 가산기와,
    상기 위상 계산 수단의 상기 출력 단자와 상기 가산기의 상기 제 1 입력 단자 사이에 연결되고, 제 1 신호 규준화 회로와 지연 소자의 직렬 접속을 포함하는 제 1 회로 경로와,
    상기 위상 계산 수단의 상기 출력 단자와, 상기 가산기의 상기 제 2 입력 단자 사이에 연결되고, 제 2 신호 규준화 회로와 신호 적분기의 직렬 접속을 포함하는 제 2 신호 경로와,
    상기 가산기의 출력 단자와 상기 멀티플라이어의 상기 제 2 입력 단자 사이에 연결된 미분기를 포함하는 루프 필터를 갖는 장치로서, 상기 적분기는,
    신호 합산 회로의 출력 포트와 입력 포트 사이에 연결된 부가 신호 지연 소자를 갖는 상기 신호 합산 회로와,
    상기 신호 합산 회로에 의해 제공된 합산이 소정의 값을 초과할 때를 검출하고, 상기 합이 상기 소정의 값을 초과하면 상기 부가 지연 소자를 소정의 값으로 리셋하는 검출기를 포함하는, 루프 필터를 갖는 장치.
KR1019960703748A 1994-01-12 1994-01-12 루프필터및위상동기루프 KR100323788B1 (ko)

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