ITVA960026A1

ITVA960026A1 - Calcolo dinamico del rapporto tra due sequenze digitali il cui valore varia lentamente nel tempo e decodificatore dolby pro logic

Info

Publication number: ITVA960026A1
Application number: IT96VA000026A
Authority: IT
Inventors: Marco Bianchessi; Feste Sandro Dalle; Nadia Serina; Davide Sanguinetti
Original assignee: Sgs Thomson Microelectronic S
Priority date: 1996-11-20
Filing date: 1996-11-20
Publication date: 1998-05-20
Also published as: US6094488A; ITVA960026A0

Description

“CALCOLO DINAMICO DEL RAPPORTO TRA DUE SEQUENZE DIGITALI IL CUI VALORE VARIA LENTAMENTE NEL TEMPO E DECODIFICATORE DOLBY PRO LOGIC”

La presente invenzione concerne i circuiti di elaborazione di segnali digitali e più in particolare di elaborazione dinamica del rapporto tra due segnali digitali lentamente variabili. L’invenzione è particolarmente utile nei decodificatori Dolby Pro Logic (© 1995 Dolby Labs, USA) di apparecchi audio digitali.

In sistemi digitali di registrazione e riproduzione di segnali audio, comprendenti o meno una fase di trasmissione e ricezione, sono utili e largamente impiegati dispositivi di codifica/decodifica per ridurre i requisiti di memoria o di larghezza di banda. Tali dispositivi consentono generalmente di estrarre da uno o più segnali digitali di ingresso, un insieme di segnali (canali) decodificati, attraverso l’esecuzione di un adatto algoritmo di decodifica.

Ad esempio il sistema Dolby Pro Logic consente di estrarre da quattro a sei canali decodificati a partire da due segnali digitali di ingresso codificati.

L’elaborazione che sta alla base dell’algoritmo di decodifica e che deriva dal particolare sistema di codifica utilizzato, può essere genericamente illustrata da un diagramma come quello esemplificato in Fig. 1.

In base a due sequenze o flussi digitali di ingresso, rispettivamente denominate Left_total e Right_total, vengono estratti quattro canali di uscita fondamentali, rispettivamente indicati come Left, Righi, Central e Surround.

In particolare, un sistema di decodifica Dolby Pro Logic può essere schematizzato come mostrato in Fig. 2.

I segnali di ingresso, Left_total e Right_total sono, come accennato, segnali digitali di tipo audio e hanno quindi una banda di frequenze caratteristiche che varia tra 0 e 20 KHz ed una frequenza di campionamento che può essere di 32, 44.1 o 48 KHz, secondo le forme di implementazione del sistema più comuni.

II blocco indicato come Control in Fig. 2 rappresenta la circuiteria di elaborazione alla quale la presente invenzione si riferisce.

Un tipico circuito di elaborazione, indicato nello schema della Fig. 2 dal blocco Control, è mostrato in una forma schematica funzionale in Fig. 3 impiegando una comune simbologia Simulink in ambiente Matlab.

Seguendo lo schema funzionale della Fig. 3, il primo stadio di elaborazione che viene effettuato sui due segnali di ingresso è un filtraggio di tipo passa banda caratterizzato da una banda passante che varia tra 200Hz - 5KHz.

Dopo il filtraggio, dai due segnali risultanti si calcola la somma (corrispondente al canale Central) e la differenza (corrispondente al canale Surround), e successivamente si determina il valore assoluto dei quattro segnali così ottenuti. Lo stadio che segue è un filtraggio di tipo passabasso, con una costante di tempo che tipicamente può essere di circa 3msec, equivalente ad una frequenza di taglio di circa 50Hz.

In termini più generali il valore della costante di tempo e quindi della frequenza di taglio è preferibilmente normalizzato alla frequenza di Nyquist che rappresenta la banda effettiva del segnale nei sistemi campionati. La frequenza di Nyquist è uguale alla metà della frequenza di campionamento usata. Nell’esempio di realizzazione considerato, la frequenza di campionamento è di 5,125 KHz e quindi la frequenza di Nyquist è di 5,125/2 » 2,7 KHz. Dato che ad una costante di tempo di 3msec corrisponde una frequenza di taglio data da 1/2π3 = 53Hz, la porzione di bande non attenuata dal filtro passabasso risulta essere 53/2700 ovvero uguale a circa 2% dell’intero spettro del segnale.

A questo punto dell'elaborazione le componenti di alta frequenza contenute nei segnali codificati di ingresso sono state abbattute e i segnali risultanti sono lentamente variabili e hanno un andamento che corrisponde all’incirca all’inviluppo dei segnali di ingresso.

Tali sequenze vengono successivamente sottocampionate ad esempio di un fattore 8 ed inizia quindi una fase di computazione che ha lo scopo di determinare i due valori di uscita, VLR e VCS, che indicano rispettivamente il rapporto tra i livelli medi rispettivamente dei canali Left e Right e.dei canali Central e Surround.

L’algoritmo di calcolo di tali parametri è il seguente:

SE LT > RT ALLORA VLR = 1-(RT/LT)

SE RT > LT ALLORA VLR = (LT/RT)-1

SE CT> ST ALLORA VCS = 1-(ST/CT)

SE ST > CT ALLORA VCS = (CT/ST)-1

I valori assunti da VLR e VCS variano nel rango tra -1 e 1 ed hanno il seguente significato:

SE VLR > 0 ALLORA Loft > Right

SE VLR < 0 ALLORA Right > Left

SE VCS > 0 ALLORA Central > Surround SE VCS < 0 ALLORA Surround > Central Tale algoritmo, di per sé semplice, non lo è quando si pensa ad una sua implementazione fisica (hardware).

Esso comporta infatti il calcolo di un rapporto, quindi una divisione, binaria che è una operazione costosa in termini di hardware dedicato e colpi di clock necessari.

Nelle implementazioni dell’algoritmo con l'impiego di un DSP (Digital Signal Processor) di tipo generai purpose, ad esempio della famiglia Motorola 56000, il problema viene risolto facendo ricorso alla seguente relazione:

log (a/b) = log a - log b

che permette di interpretare il logaritmo del rapporto tra due numeri come la differenza dei rispettivi logaritmi. Il risultato cosi ottenuto, che equivale a log(a/b), viene riportato al suo valore a/b applicando la funzione esponenziale secondo la relazione:

exp(log (a/b)) = a/b

Tale implementazione è realizzabile se si impiegano macchine di tipo generai purpose che dispongono di tabelle logarìtmiche già memorizzate. Questo tipo di soluzione richiede comunque molte risorse, soprattutto in termini di tempo macchina per il calcolo della funzione esponenziale.

Qualora si pensi ad una realizzazione dedicata di tale algoritmo, come è spesso il caso in un apparecchio rìproduttore/ricevitore audio, risulta evidente che una soluzione di questo tipo comporta un alto costo in termini di memoria necessaria per la realizzazione della look-up table della funzione logaritmica.

Scopo della presente invenzione è quello di fornire un metodo semplificato di elaborazione dinamica del rapporto tra due valori digitali rappresentanti gii elementi n-esimi di due sequenze digitali corrispondenti a quantità soggette a variazioni lente nel tempo, che consenta un’implementazione hardware relativamente semplice e poco onerosa.

La soluzione dell'invenzione è ovviamente utile in qualsiasi ambito applicativo.

Più in particolare la soluzione proposta risulta particolarmente vantaggiosa nei realizzare sistemi audio digitali di costo relativamente contenuto.

Concettualmente l’idea alla base della soluzione inventiva è quella di realizzare un sistema automatico atto ad agganciarsi dinamicamente ad un valore corrispondente al rapporto tra i valori digitali correnti (nesimi) di due sequenze o segnali digitali di ingresso.

Secondo un primo aspetto dell’invenzione un sistema in grado di assicurare un efficace aggancio dinamico al valore del rapporto tra due valori digitali di ingresso di due flussi o sequenze di dati digitali di ingresso è costituito da:

un differenziatore (d) avente primi ingressi attraverso i quali è applicata una prima sequenza di dati digitali di ingresso (a(n)), secondi ingressi e corrispondenti nodi di uscita di una sequenza di valori digitali differenza tra i valori digitali di ingresso;

un moltiplicatore per costante (g) avente ingressi accoppiati a detti nodi di uscita di detto differenziatore (d) e corrispondenti nodi di uscita;

un sommatore (s) avente primi ingressi accoppiati a detti nodi di uscita di detto moltiplicatore per costante (g), secondi ingressi e corrispondenti nodi di uscita sui quali è prodotto detto valore digitale di rapporto (y(n));

una prima batteria di circuiti bistabili di ritardo di un ciclo di clock (T1) avente ingressi accoppiati a detti nodi di uscita di detto sommatore (s) e altrettanti nodi di uscita accoppiati a secondi ingressi dello stesso sommatore (s);

una seconda batteria di circuiti bistabili di ritardo di un ciclo di clock (T2) avente ingressi accoppiati a detti nodi di uscita di detto sommatore (s) ed altrettanti nodi di uscita;

un circuito moltiplicatore (x) avente primi ingressi accoppiati a detti nodi di uscita di detta seconda batteria di circuiti bistabili (T2) e secondi ingressi attraverso i quali è alimentata l'altra sequenza di dati digitali di ingresso (b(n)) e altrettanti nodi di uscita accoppiati a secondi ingressi di detto circuito differenziatore (d).

Chiamati a(n) e b(n) gli elementi n-esimi delle sequenze ai due ingressi e y(n) la rispettiva uscita, la relazione che li lega fra di loro è facilmente deducibile dall’architettura sopra descritta:

dove conv indica l’operazione di convoluzione.

Nel caso di sequenze di ingresso lentamente variabili come nei casi prospettati (tali risultano essere sequenze a valle di un filtro passabasso con una costante di tempo che può essere di 3msec.), cioè segnali digitali privi di componenti ad alta frequenza, dove quindi la variabile zeta assume valori in modulo prossimi ad 1, la precedente formula è semplificabile come sotto specificato:

Il fattore moltiplicativo g è responsabile della velocità di aggancio del sistema nonché della sua intrinseca stabilità da! momento che variando g si sposta il valore del polo del sistema. Il suo valore deve essere costantemente minore di uno e più si avvicina a questo limite, più l’aggancio al rapporto degli ingressi avviene in maniera veloce ma al tempo stesso l'architettura di implementazione può presentare dei problemi di stabilità.

I diversi aspetti dell’invenzione nonché l’estrema semplicità di implementazione risulteranno più evidenti attraverso la seguente descrizione di alcune importanti forme di realizzazione, facendo riferimento ai disegni allegati, nei quali:

la Figura 1 è uno schema generico di decodifica, secondo quanto già descritto sopra;

la Figura 2 mostra uno schema di decodifica Dolby Pro Logic, per sistemi audio digitali;

la Figura 3 è uno schema funzionale del blocco di elaborazione di controllo del sistema della Fig. 2, secondo quanto già descritto sopra; la Figura 4 è uno schema funzionale di realizzazione del metodo di elaborazione oggetto della presente invenzione;

la Figura 5 è un diagramma che mostra i risultati di una simulazione del sistema dell’invenzione e degli scostamenti rispetto ai valori esatti di elaborazione;

la Figura 6 è uno schema funzionale di realizzazione;

la Figura 7 è uno schema a blocchi di una preferita forma di realizzazione del sistema dell’invenzione della Fig. 3;

la Figura 8 è uno schema a blocchi di una preferita forma di realizzazione del sistema dell’invenzione della Fig. 6.

Uno schema funzionale di implementazione dell’algoritmo di elaborazione del rapporto tra gli elementi n-esimi correnti di due distinte sequenze di ingresso corrispondenti a quantità lentamente variabili nel tempo è mostrato in Fig. 4.

Il fattore moltiplicativo g deve essere minore di 1 , come già notato in precedenza.

Nei caso di un’applicazione ad un sistema di decodifica audio, il parametro g può avere un valore intorno a 0.1, ad esempio di 0.125 equivalente a 1/8. In questo modo si assicura la stabilità del sistema ed il tempo di aggancio è di circa 8 istanti di campionamento (8 colpi di clock), che in un sistema audio può aver luogo con una frequenza di circa 5 KHz.

I risultati di una simulazione di funzionamento dei sistema dell'invenzione della Fig. 4, nei caso in cui ad un primo ingresso venga applicato un segnale costante a(n)=costante e al secondo ingresso venga applicato un segnale digitale sottoforma di una rampa lentamente crescente (b(n)).

Nel diagramma della Fig. 5 la curva (y(n)) rappresenta l'insieme di valori esatti del calcolo del rapporto mentre la curva y’(n) rappresenta i risultati forniti dal sistema della Fig. 4. Come si può osservare, per segnali (il segnale b(n) nell’esempio simulato) filtrati attraverso un filtro passabasso con costante di tempo maggiore o uguale 3msec., i risultati prodotti dal sistema dell’invenzione si discostano in modo sostanzialmente trascurabile dai valori esatti.

In pratica si può osservare che più i segnali di ingresso sono a bassa frequenza (privi di componenti armoniche a frequenza elevata) più il sistema tende a produrre risultati che si discostano poco dai valori esatti del rapporto tra i due ingressi, a conferma della validità dell'algoritmo (1).

Dal punto di vista di una massima semplificazione della realizzazione pratica del sistema dell’invenzione su piattaforme hardware atte a gestire numeri interi (bit true), può risultare necessario operare un’opportuna quantizzazione dei valori dei segnali digitali neH'ambito del sistema dell’invenzione, al fine di rendere unitario il parametro moltiplicativo g, cosi da evitare la necessità di eseguire una moltiplicazione.

Pertanto, assumendo una quantizzazione dei dati digitali dei due flussi di ingresso a(n) e b(n) a monte del circuito dell’invenzione, il circuito dell'invenzione può essere vantaggiosamente semplificato come mostrato in Fig. 6.

Il troncamento (eliminazione di un certo numero di bit meno significativi) introdotto nell’anello di reazione ha lo scopo di contenere le dinamiche interne del loop del circuito di elaborazione dell'invenzione, in modo da evitare eventuali “overflow”, in considerazione del fatto che l’anello di reazione tenderebbe altrimenti ad aumentare indefinitivamente la precisione.

Dipendentemente dal numero di bit con cui sono codificati i dati dei due flussi digitali di ingresso, un adeguato troncamento consente di mantenere buone prestazioni in termini di rapporto segnale rumore, in ottemperanza alle specifiche della particolare applicazione.

Secondo una preferita forma di realizzazione è previsto l’uso di un ulteriore filtro passabasso a valle della circuitela del calcolo dinamico, secondo gli schemi alternativi delle Fig. 7 e 8 che mostrano l'aggiunta di un filtro passabasso a valle della circuiteria del calcolo dinamico.

L’opzionale introduzione di un filtro passabasso a valle della circuiteria del calcolo dinamico permette di ricostruire il rapporto dei due segnali di ingresso, attenuando nel contempo le componenti di errore che il blocco a monte concentra fuori dalla banda di interesse. Questa, come già osservato, dipende dalla costante di tempo dei filtri passabasso che precedono nel flusso del segnale la circuiteria di calcolo del rapporto, per cui è vantaggioso anche se non essenziale utilizzare un analogo filtro passabasso, cioè avente la stessa costante di tempo dei filtri bassa basso a monte della circuiteria di calcolo dinamica, in uscita (ovvero a valle della circuiteria di calcolo), allo scopo, come precedentemente detto, di ripulire dagli errori di computazione il segnale rapporto di uscita.

Claims

RIVENDICAZIONI 1. Metodo di elaborazione dinamica del rapporto (y(n)) tra due valori digitali, rispettivamente (a(n)) e (b(n)), rappresentanti gli elementi n-esimi di due rispettive sequenze di dati digitali di ingresso rappresentanti due quantità lentamente variabili nel tempo, consistente neH'implementare il seguente algoritmo:

in cui g rappresenta un fattore moltiplicativo, ed il quale, nel dominio delle trasformate z, diventa:

dove conv indica l’operazione di convoluzione ed il quale, per sequenze di ingresso corrispondenti a segnali filtrati attraverso un filtro passabasso con una costante di tempo maggiore o uguale a 3msec., è semplificabile come:
2. Circuito di elaborazione dinamica del rapporto (y(n)) tra due valori digitali, rispettivamente (a(n)) e (b(n)), rappresentanti gli elementi n-esimi di due rispettive sequenze di dati digitali di ingresso rappresentanti due quantità lentamente variabili nel tempo, caratterizzato dal fatto che comprende un differenziatore (d) avente primi ingressi attraverso i quali è applicata una prima sequenza di dati digitali di ingresso (a(n)), secondi ingressi e corrispondenti nodi di uscita di una sequenza di valori digitali differenza tra i valori digitali di ingresso; un moltiplicatore per costante (g) avente ingressi accoppiati a detti nodi di uscita di detto differenziatore (d) e corrispondenti nodi di uscita; un seminatore (s) avente primi ingressi accoppiati a detti nodi di uscita di detto moltiplicatore per costante (g), secondi ingressi e corrispondenti nodi di uscita sui quali è prodotto detto valore digitale di rapporto (y(n)); una prima batteria di circuiti bistabili di ritardo di un ciclo di clock (T1) avente ingressi accoppiati a detti nodi di uscita di detto sommatore (s) e altrettanti nodi di uscita accoppiati a secondi ingressi dello stesso sommatore (s); una seconda batteria di circuiti bistabili di ritardo di un ciclo di clock (T2) avente ingressi accoppiati a detti nodi di uscita di detto sommatore (s) ed altrettanti nodi di uscita; un circuito moltiplicatore (x) avente primi ingressi accoppiati a detti nodi di uscita di detta seconda batterìa di circuiti bistabili (T2) e secondi ingressi attraverso i quali è alimentata l’altra sequenza di dati digitali di ingresso (b(n)) e altrettanti nodi di uscita accoppiati a secondi ingressi di detto circuito differenziatore (d).
3. Circuito di elaborazione dinamica del rapporto y(n) tra due valori digitali, rispettivamente a(n) e b(n), rappresentanti gli elementi nesimi di due rispettive sequenze di dati digitali di ingresso, rappresentanti due quantità lentamente variabili nel tempo, caratterizzato dal fatto che comprende un differenziatore (d) avente primi ingressi attraverso i quali è applicata una prima sequenza di dati digitali di ingresso (a(n)), secondi ingressi ed altrettanti nodi di uscita; un sommatore (s) avente primi ingressi accoppiati a detti nodi di uscita di detto differenziatore (d), secondi ingressi ed altrettanti nodi di uscita sui quali è prodotto detto valore digitale di rapporto (y(n)); una batteria di circuiti bistabili di ritardo di un ciclo di clock (T1) avente ingressi accoppiati a detti nodi di uscita di detto sommatore (s) e nodi di uscita accoppiati a secondi ingressi dello stesso sommatore (s); un circuito moltiplicatore (x) avente primi ingressi accoppiati ai nodi di uscita di detta batterìa di circuiti bistabili (T1 ), secondi ingressi attraverso i quali è alimentata l’altra sequenza di dati digitali di ingresso (b(n)) ed altrettanti nodi di uscita accoppiati a secondi ingressi di detto circuito differenziatore (d).
4. Sistema di decodifica Dolby Pro Logic comprendente almeno una coppia di circuiti moltiplicatori (x1, x2) atti a ricevere in ingresso rispettivamente una prima ed una seconda sequenza di ingresso, rappresentanti due segnali audio di ingresso digitalizzati e codificati, e rispettivi segnali di controllo di ampiezza prodotti da un circuito di bilanciamento di ingresso (input balance), ed aventi le rispettive uscite accoppiate ad un circuito di bilanciamento di uscita (output balance), un circuito di controllo (control) atto a ricevere attraverso due ingressi le sequenze di uscita di detta coppia di moltiplicatori (x1 , x2) e a generare segnali di controllo di detto circuito di bilanciamento di ingresso (input balance) e di detto circuito di bilanciamento di uscita (output balance), detto circuito di controllo (control) comprendendo almeno uno stadio di filtraggio di tipo passabanda delle due sequenze di ingresso, uno stadio sommatore e uno stadio differenziatore delle due sequenze di ingresso, ed almeno uno stadio di filtraggio di tipo passabasso delle quattro sequenze così ottenute ed almeno uno stadio di elaborazione dinamica del rapporto (y(n)) tra due valori digitali, rispettivamente (a(n)) e (b(n)), rappresentanti gli elementi n-esimi di due sequenze, il valore dei quali è lentamente variabile nel tempo, caratterizzato dal fatto che detto stadio di stadio di elaborazione dinamica del rapporto è realizzato secondo la rivendicazione 2 o 3.