JPS59188262A - 移動平均値検出方式 - Google Patents
移動平均値検出方式Info
- Publication number
- JPS59188262A JPS59188262A JP58062255A JP6225583A JPS59188262A JP S59188262 A JPS59188262 A JP S59188262A JP 58062255 A JP58062255 A JP 58062255A JP 6225583 A JP6225583 A JP 6225583A JP S59188262 A JPS59188262 A JP S59188262A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- data
- shift register
- count
- average value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
- H04L27/14—Demodulator circuits; Receiver circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、ある一定時間の間の値の平均値を順次に求め
、その値があらかじめ設定した値を超えたかどうかを検
出する回路をディジタル回路で実現するだめのものであ
る。
、その値があらかじめ設定した値を超えたかどうかを検
出する回路をディジタル回路で実現するだめのものであ
る。
（背景技術）
第１図は、一部をディジタル化した従来の遅延検波回路
の例を示す。１は入力端子で、ＭＳＫ（Ｍｉｎｉｍｕｍ
５ｈｉｆｔ Ｋｅｙｉｎｇ）等のディジタル位相変調
された信号が加えられる。２は遅延回路であり、ディジ
タル信号の、たとえば、１ビツトの時間に当る遅延を与
える。３は排他的論理和回路、４は低域Ｆ波器であり、
排他的論理和回路ろの出力をディジタル信号のほぼ１ビ
ツトの間の平均値を与えるためのものであり、その近似
値を与える最も簡単な例として、第２図を示す。５はア
ナログコンパレータであり、低域戸波器４の出力が、デ
ィジタル的な「１」の電圧の、たとえば１／２を超えた
かどうかを判定するもので１／２を超えたときは、例え
ば「１」を出力し、超えないときは、「０」を出力する
。アナログ・コンパレータ５の一例として、第６図のよ
うな演算増幅器がある。
の例を示す。１は入力端子で、ＭＳＫ（Ｍｉｎｉｍｕｍ
５ｈｉｆｔ Ｋｅｙｉｎｇ）等のディジタル位相変調
された信号が加えられる。２は遅延回路であり、ディジ
タル信号の、たとえば、１ビツトの時間に当る遅延を与
える。３は排他的論理和回路、４は低域Ｆ波器であり、
排他的論理和回路ろの出力をディジタル信号のほぼ１ビ
ツトの間の平均値を与えるためのものであり、その近似
値を与える最も簡単な例として、第２図を示す。５はア
ナログコンパレータであり、低域戸波器４の出力が、デ
ィジタル的な「１」の電圧の、たとえば１／２を超えた
かどうかを判定するもので１／２を超えたときは、例え
ば「１」を出力し、超えないときは、「０」を出力する
。アナログ・コンパレータ５の一例として、第６図のよ
うな演算増幅器がある。
第４図は、第１図の各部の出力波形の一例を示すもので
、横軸は時間軸である。第４図のＥＸＯＲは、排他的論
理和回路乙の出力で、入力端子１からのディジタル信号
入力によってＦｉｌ ｒＯＪＯ幅が変化する。第４図
のＬＰＦは低域Ｐ波器４の出力で、ディジタル信号のほ
ぼ１ビツト分の時間平均が行なわれる。横軸に平行な点
線は、「１Ｊ。
、横軸は時間軸である。第４図のＥＸＯＲは、排他的論
理和回路乙の出力で、入力端子１からのディジタル信号
入力によってＦｉｌ ｒＯＪＯ幅が変化する。第４図
のＬＰＦは低域Ｐ波器４の出力で、ディジタル信号のほ
ぼ１ビツト分の時間平均が行なわれる。横軸に平行な点
線は、「１Ｊ。
「０」出力のン、を示し、このレベルを境にして、アナ
ログ・コンパレータ５の出力は、第４図のＣＯＭＰに示
すように変化する。
ログ・コンパレータ５の出力は、第４図のＣＯＭＰに示
すように変化する。
ところで、第１図の低域戸波器４及びアナログコンパレ
ータ５は、アナログ回路であるので、ＬＳＩ化が極めて
むずかしいという欠点があった。
ータ５は、アナログ回路であるので、ＬＳＩ化が極めて
むずかしいという欠点があった。
（発明の目的）
本発明は、ＬＳＩ化に適した移動平均値検出方式を提供
することを目的とする。
することを目的とする。
（発明の要約）
本発明の構成は、サンプリング用クロック発振器と、前
記クロック発振器に同期して、書き適寸れるＭ＋１（Ｍ
は正の整数）段／フトレジスタ及び、少くともＭｔでカ
ウントできるアップダウンカウンタならびにディジタル
コンパレータをそなえ、前記ソフトレジスタの１段目と
最後にデータが書き込まれるＭ＋１段目とのデータが同
じ値のときはカウントせず、シフトレジスタの１段目と
Ｍ＋１段目とのデータが異なるときは当該県なる状態に
応じて、前記クロック発振器と同期してアップカウント
又はダウンカウントすること、さらに加えては、アンプ
ダウンカウンタのカウント数がｒＭＪとなったときはア
ンプカウントの条件が成立してもアップカウントせず、
またアップダウンカウンタのカウント数が「０」となっ
たときはダウンカウントの条件が成立してもダウンカウ
ントしないことを特徴とする移動平均値検出方式である
。以下、実施例について詳細に説明する。
記クロック発振器に同期して、書き適寸れるＭ＋１（Ｍ
は正の整数）段／フトレジスタ及び、少くともＭｔでカ
ウントできるアップダウンカウンタならびにディジタル
コンパレータをそなえ、前記ソフトレジスタの１段目と
最後にデータが書き込まれるＭ＋１段目とのデータが同
じ値のときはカウントせず、シフトレジスタの１段目と
Ｍ＋１段目とのデータが異なるときは当該県なる状態に
応じて、前記クロック発振器と同期してアップカウント
又はダウンカウントすること、さらに加えては、アンプ
ダウンカウンタのカウント数がｒＭＪとなったときはア
ンプカウントの条件が成立してもアップカウントせず、
またアップダウンカウンタのカウント数が「０」となっ
たときはダウンカウントの条件が成立してもダウンカウ
ントしないことを特徴とする移動平均値検出方式である
。以下、実施例について詳細に説明する。
（発明の構成および作用）
第５図は、本発明の第１の実施例を説明するだめの回路
であり、１，２．３及び６は第１図と同様のものであり
、７はＭ＋１段の７フトレジスタ（Ｍは、正の整数とす
る）、８はサンプリングクロック用発振器、９は論理回
路でちり、ソフトレジスタ７の最初にデータが書き込ま
れる第１段目と最後にデータが書き込１れる第Ｍ−４−
１段目とを入力する。１０は少なくともＭまてカウント
できるアップダウンカウンタ、１１はディジタルコンパ
レータである。排他的論理和回路３の出力データは、サ
ンプリングクロック用発振器８のクロックに従ってサン
プリングされ、Ｍ＋１段／フトレジスタ７の第１段目Ａ
に読み込寸れる。この読み込寸れたデータは、サンプリ
ング用クロック発振器８のクロックが１サイクル進む毎
に右側に７７トされ、第１段目Ａに読み込まれたサンプ
リングデータは、Ｍ個のサンプリングクロックによって
、Ｍ＋１段／フトレジスタ７のＭ＋１段ＩＩＢまで７フ
トされる。
であり、１，２．３及び６は第１図と同様のものであり
、７はＭ＋１段の７フトレジスタ（Ｍは、正の整数とす
る）、８はサンプリングクロック用発振器、９は論理回
路でちり、ソフトレジスタ７の最初にデータが書き込ま
れる第１段目と最後にデータが書き込１れる第Ｍ−４−
１段目とを入力する。１０は少なくともＭまてカウント
できるアップダウンカウンタ、１１はディジタルコンパ
レータである。排他的論理和回路３の出力データは、サ
ンプリングクロック用発振器８のクロックに従ってサン
プリングされ、Ｍ＋１段／フトレジスタ７の第１段目Ａ
に読み込寸れる。この読み込寸れたデータは、サンプリ
ング用クロック発振器８のクロックが１サイクル進む毎
に右側に７７トされ、第１段目Ａに読み込まれたサンプ
リングデータは、Ｍ個のサンプリングクロックによって
、Ｍ＋１段／フトレジスタ７のＭ＋１段ＩＩＢまで７フ
トされる。
論理回路９は、第６図に示すような論理動作をするもの
で、Ｍ＋１段シフトレジスタ７の１段目Ａの内容とＭ＋
１段目段目内容によってアンプダウンカウンタ−０のア
ンプカウント、ダウンカウントを決定する。
で、Ｍ＋１段シフトレジスタ７の１段目Ａの内容とＭ＋
１段目段目内容によってアンプダウンカウンタ−０のア
ンプカウント、ダウンカウントを決定する。
サンプリング用発振器８の周波数ｆｃは、排他的論理和
回路６からの出力をできるだけ忠実にサンプリングする
ような高い周波数であり、一般的ににシャノンの定理か
ら、再現が必要な最高周波数の２倍以上という一つの条
件がある。さらに、次の計算式で決定される周波数が選
ばれる。
回路６からの出力をできるだけ忠実にサンプリングする
ような高い周波数であり、一般的ににシャノンの定理か
ら、再現が必要な最高周波数の２倍以上という一つの条
件がある。さらに、次の計算式で決定される周波数が選
ばれる。
ｆｃ＝’
但し、Ｔは平均値を得ようとする時間長である。
次に、このように構成した回路の動作を説明する。
筐ス、シフトレジスタ７の各段の内容及びアップダウン
カウンタの各ビットの内容は、すべて「０」であるとす
る。サンプリングクロック８が１サイクル進むとサンプ
リングデータは、まずソフトレジスタ７の１段目Ａに取
り込まれる。この値が「１」であったとすると、次のサ
ンプリングクロックでソフトレジスタ７の２段目にＡの
値が移るとともに、第６図の論理動作から、アップダウ
ンカウンタ１０は、１ビノトアノプカウノトする。
カウンタの各ビットの内容は、すべて「０」であるとす
る。サンプリングクロック８が１サイクル進むとサンプ
リングデータは、まずソフトレジスタ７の１段目Ａに取
り込まれる。この値が「１」であったとすると、次のサ
ンプリングクロックでソフトレジスタ７の２段目にＡの
値が移るとともに、第６図の論理動作から、アップダウ
ンカウンタ１０は、１ビノトアノプカウノトする。
以下、サンプリングクロックに従って、サンプリングデ
ータがソフトレジスタＺ内を順次移動し、サンプリング
データの「１」の数たけアンプダウンカウンタ１０の内
容が増加する。サンプリングクロック数がＭになると最
初のサンプリングデータは７フトレジスタ７のＭ＋１段
目段目内れ、２段目〜Ｍ＋１段目の各段の内容が「１」
である数はアップダウンカウンタ１０の内容と一致する
。次に、７フトンジスタ７の１段目ＡとＭ＋１段目の値
が一致したときは２段目〜Ｍ＋１段目の「１」の数は次
のサンプリングクロックでソフトレジスタの内容が１段
ずつ移っても変化しない。このときは、アップダウンカ
ウンタ１０の内容も変化しない。まだ、シフトレジスタ
７の１段目Ａの内容が「１」で、Ｍ＋１段百Ｂの内容が
「０」のときは、次のサンプリングクロックで２段目〜
Ｍ−４−１段目の「１」の数は１つ増加し、アップダウ
ンカウンタ１０の内容も１つ増加する。逆にシフトレジ
スタ７の１段目への内容が「０」で、Ｍ＋１段目の内容
が「１」のときはソフトレジ２２フ０２段目〜Ｍ＋１段
目の「１」の数は１つ減少し、アップダウンカウンタ１
０の内容も１つ減少する。
ータがソフトレジスタＺ内を順次移動し、サンプリング
データの「１」の数たけアンプダウンカウンタ１０の内
容が増加する。サンプリングクロック数がＭになると最
初のサンプリングデータは７フトレジスタ７のＭ＋１段
目段目内れ、２段目〜Ｍ＋１段目の各段の内容が「１」
である数はアップダウンカウンタ１０の内容と一致する
。次に、７フトンジスタ７の１段目ＡとＭ＋１段目の値
が一致したときは２段目〜Ｍ＋１段目の「１」の数は次
のサンプリングクロックでソフトレジスタの内容が１段
ずつ移っても変化しない。このときは、アップダウンカ
ウンタ１０の内容も変化しない。まだ、シフトレジスタ
７の１段目Ａの内容が「１」で、Ｍ＋１段百Ｂの内容が
「０」のときは、次のサンプリングクロックで２段目〜
Ｍ−４−１段目の「１」の数は１つ増加し、アップダウ
ンカウンタ１０の内容も１つ増加する。逆にシフトレジ
スタ７の１段目への内容が「０」で、Ｍ＋１段目の内容
が「１」のときはソフトレジ２２フ０２段目〜Ｍ＋１段
目の「１」の数は１つ減少し、アップダウンカウンタ１
０の内容も１つ減少する。
以上の説明から理解できるように、シフトレジスタ７の
２段目〜Ｍ＋１段目の１１」の数と７ノブダウンカウン
タ１０の内容とは、常に一致することとなる。従って、
ディンタルコンパレータ１１でちらかじめ設定した値と
比較すれば、その値を超えたかどうかの出力を出力端＋
６に得ることができる。寸だ、シフトレジスタ７の２段
目〜Ｍ＋１段目の内容の「１」の数は、その時刻からＴ
たけさかのぼった時間までの間でどれだけの割合で「１
」の数があったかを示すもので、この数とＭを比較すれ
ば上記時間内の時間平均を求めていることになる。７フ
トレジスタ７の内容は、サンプリング用発振器８の周期
に従って順次変化して行くのでＴ時間内の移動平均値が
求められる。
２段目〜Ｍ＋１段目の１１」の数と７ノブダウンカウン
タ１０の内容とは、常に一致することとなる。従って、
ディンタルコンパレータ１１でちらかじめ設定した値と
比較すれば、その値を超えたかどうかの出力を出力端＋
６に得ることができる。寸だ、シフトレジスタ７の２段
目〜Ｍ＋１段目の内容の「１」の数は、その時刻からＴ
たけさかのぼった時間までの間でどれだけの割合で「１
」の数があったかを示すもので、この数とＭを比較すれ
ば上記時間内の時間平均を求めていることになる。７フ
トレジスタ７の内容は、サンプリング用発振器８の周期
に従って順次変化して行くのでＴ時間内の移動平均値が
求められる。
平均値が３／２を超えたかどうかを検出するときには、
ディジタルコン・ルータ１１に５を設定すればよい。平
均値がＯ〜１の任意の値を超えたかどうかを検出すると
きには、０〜１の任意の値にＭを乗じた数をディンタル
コンパレータ１１ Ｋ 設ｇすればよい。
ディジタルコン・ルータ１１に５を設定すればよい。平
均値がＯ〜１の任意の値を超えたかどうかを検出すると
きには、０〜１の任意の値にＭを乗じた数をディンタル
コンパレータ１１ Ｋ 設ｇすればよい。
ところで、第５図に示Ｌ７た第１の実施例では、シフト
レジスタ７の２段目〜Ｍ＋＋段目の「１」の数とアップ
ダウンカウンタ１０の内容とが、何らかの原因（雑音等
のしよう乱）で一致しなくなると、正しい平均値を検出
しなくなるという不都合を生じる。
レジスタ７の２段目〜Ｍ＋＋段目の「１」の数とアップ
ダウンカウンタ１０の内容とが、何らかの原因（雑音等
のしよう乱）で一致しなくなると、正しい平均値を検出
しなくなるという不都合を生じる。
これを防ぐために改良したものが第２の実施例であり、
第７図に示す。第７図において１２．１３は論理回路で
あり、他の符号は第５図と同様のものである。論理回路
１２ば、アップダウンカウンタ１゜の内容がＭになった
とき、論理回路９の出力計入力する論理回路１６のゲー
トを閉じて、論Ｊ星回路９からアップカウントの指示が
出てもカウントさせず逆にアップダウンカウンタ１０の
内容がＯのトキは、論理回路９から、ダウンカウントの
指示が出でも論理回路１３のゲートを閉じて、カウント
させないようにする。
第７図に示す。第７図において１２．１３は論理回路で
あり、他の符号は第５図と同様のものである。論理回路
１２ば、アップダウンカウンタ１゜の内容がＭになった
とき、論理回路９の出力計入力する論理回路１６のゲー
トを閉じて、論Ｊ星回路９からアップカウントの指示が
出てもカウントさせず逆にアップダウンカウンタ１０の
内容がＯのトキは、論理回路９から、ダウンカウントの
指示が出でも論理回路１３のゲートを閉じて、カウント
させないようにする。
次に、第７図の動作を説明すると、何らかの原因でアッ
プダウンカウンタ１０の値がシフトレジスタ７の内容よ
り大になったとすると、サンプリングデータが「１」の
連続になってきたときに、シフトレジスタ７の内容がす
べて「１」となる前に、アップダウンカウンタ１０の内
容がＭとなってし才う。しかし、論理回路１２及び１６
の伯きでそれ以上はアンプカウントしないから、シフト
レジスタ７の値がすべて「１」となってから「１」の数
が減少しはじめるとシフトレジスタ７の２段目〜Ｍ＋１
段目の「１」の数とアンプダウンカウンタ１０の値は一
致するようになる。
プダウンカウンタ１０の値がシフトレジスタ７の内容よ
り大になったとすると、サンプリングデータが「１」の
連続になってきたときに、シフトレジスタ７の内容がす
べて「１」となる前に、アップダウンカウンタ１０の内
容がＭとなってし才う。しかし、論理回路１２及び１６
の伯きでそれ以上はアンプカウントしないから、シフト
レジスタ７の値がすべて「１」となってから「１」の数
が減少しはじめるとシフトレジスタ７の２段目〜Ｍ＋１
段目の「１」の数とアンプダウンカウンタ１０の値は一
致するようになる。
以下同様にして、アップダウンカウンタ１０の値が、ソ
フトレジスタ７の内容より小となったときは；７フトレ
ジスタ７の２段目〜Ｍ−ｂ１段目の値がすべて「０」と
なったときに補正され、以後、シフトレジスタ７の内容
とアップダウンカウンタ１０の内容は一致するようにな
る。
フトレジスタ７の内容より小となったときは；７フトレ
ジスタ７の２段目〜Ｍ−ｂ１段目の値がすべて「０」と
なったときに補正され、以後、シフトレジスタ７の内容
とアップダウンカウンタ１０の内容は一致するようにな
る。
サンプリングデータがＴ時間すべて「１」となる場合や
すべてｒＯＪとなる場合は、きわめて高い確率で起るの
で、まれに７フトレジスタフの内容とアップダウンカウ
ンタ１０の内容が一致しなくなったときでもただちに補
正され、常に正しい平均値が検出できる。
すべてｒＯＪとなる場合は、きわめて高い確率で起るの
で、まれに７フトレジスタフの内容とアップダウンカウ
ンタ１０の内容が一致しなくなったときでもただちに補
正され、常に正しい平均値が検出できる。
なお、第８図の第６の実施例として例示したように、ゲ
イジタルコンパレ４１に論理回路１４を付加し、ディジ
タルコンパレータ１１の検出動作にヒステリシス特性を
持たせると、動作をより安定にすることができる。すな
わち、たとえばデインタルコンハレータ１１の出力が「
０」のときは、次に「１」になるときの検出点レベルを
一定値だけ上げ（例えばまたけ上げる。）、逆にディジ
タルコンパレータ１１の出力が「０」のときは次に「１
」になるときに、ディジタルコンパレータ１１の検出点
レベルを一定値たけ下け（例えばまたけ下げる。）よう
にすると、入力信号の細かい変動で出力が短時間に上げ
下げすることがなくなるので、安定な動作ができる。こ
れは第５図に示した第１の実施例及び第７図に示した第
２の実施例のいずれにも適用できる。雑音の多い信号を
扱う場合に有効である。
イジタルコンパレ４１に論理回路１４を付加し、ディジ
タルコンパレータ１１の検出動作にヒステリシス特性を
持たせると、動作をより安定にすることができる。すな
わち、たとえばデインタルコンハレータ１１の出力が「
０」のときは、次に「１」になるときの検出点レベルを
一定値だけ上げ（例えばまたけ上げる。）、逆にディジ
タルコンパレータ１１の出力が「０」のときは次に「１
」になるときに、ディジタルコンパレータ１１の検出点
レベルを一定値たけ下け（例えばまたけ下げる。）よう
にすると、入力信号の細かい変動で出力が短時間に上げ
下げすることがなくなるので、安定な動作ができる。こ
れは第５図に示した第１の実施例及び第７図に示した第
２の実施例のいずれにも適用できる。雑音の多い信号を
扱う場合に有効である。
（発明の効果）
以上、第１．第２．第６の実施例は、シフトレジスタ７
の１段目のデータが「１」でＭ＋１段目のデータが「０
」であるときアップカウントするようにしたものであっ
た０第９図のようにインノく一タ１５ヲコンパレータ１
１の後段に接続するコトで簡単にシフトレジスタ７の１
段目のデータが「１」でＭ＋１段目のデータが「０」で
あるときダウンカウントし、シフトレジスタ７の１段目
のデータが「０」でＭ＋１段目のデータが「１」である
とき、アップカウントして、移動平均値検出方式が実現
できる。
の１段目のデータが「１」でＭ＋１段目のデータが「０
」であるときアップカウントするようにしたものであっ
た０第９図のようにインノく一タ１５ヲコンパレータ１
１の後段に接続するコトで簡単にシフトレジスタ７の１
段目のデータが「１」でＭ＋１段目のデータが「０」で
あるときダウンカウントし、シフトレジスタ７の１段目
のデータが「０」でＭ＋１段目のデータが「１」である
とき、アップカウントして、移動平均値検出方式が実現
できる。
以上説明したように、簡単なディジタル回路を構成する
ことにより、移動平均値を検出できるので、ＬＳＩ化が
可能である。
ことにより、移動平均値を検出できるので、ＬＳＩ化が
可能である。
第１図は従来の構成を示す回路図、第２図は従来の低域
Ｐ波器の回路図の一例、第６図は従来のアナログコンパ
レータの回路図の一例、第４図は第１図の各部の波形図
、第５図は本発明の一実施例を示す回路図、第６図は論
理回路９の動作を示す図、第７図は本発明の第２の実施
例を示す回路図、第８図と第９図は本発明の第６及び第
４の実施例を説明するだめの回路図である０ １・・・入力端子、２・・遅延回路、６・・排他的論理
和回路、６・・・出力端子、７・ シフトレジスタ、８
サンプリング用クロック発振器、９・・論理回路、１０
・・・アップダウンカウンタ、１１・・コンノ々レータ
、１２．１３．１４・・論理回路、１５・・インノく一
タ。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
Ｐ波器の回路図の一例、第６図は従来のアナログコンパ
レータの回路図の一例、第４図は第１図の各部の波形図
、第５図は本発明の一実施例を示す回路図、第６図は論
理回路９の動作を示す図、第７図は本発明の第２の実施
例を示す回路図、第８図と第９図は本発明の第６及び第
４の実施例を説明するだめの回路図である０ １・・・入力端子、２・・遅延回路、６・・排他的論理
和回路、６・・・出力端子、７・ シフトレジスタ、８
サンプリング用クロック発振器、９・・論理回路、１０
・・・アップダウンカウンタ、１１・・コンノ々レータ
、１２．１３．１４・・論理回路、１５・・インノく一
タ。 特許出願人 沖電気工業株式会社 特許出願代理人 弁理士 山 本 恵 −
Claims (3)
- （１）サンプリング用クロック発振器と、前記クロック
発振器に同期して書き込まれるＭ−１−１（Ｍは正の整
数）段シフトレジスタ及び、少なくとも、Ｍまでカウン
トできるアップダウ／カウンタならびに、ディジタルコ
ンパレータをそなえ前記シフトレジスタの１段目と、最
後にデータが書き込１れるＭ＋１段目とのデータが、同
じ値のときはカウントせず、シフトレジスタの１段目と
Ｍ＋１段目とのデータが異なるときは、当該異なる状態
に応じて、前記クロック発振器と同期して、アップカウ
ント又は、ダウンカウントすることを特徴とした移動平
均値検出方式。 - （２） シフトレジスタの１段目のデータが「１」で
Ｍ＋１段目のデータが１０」である異なる状態のときは
、アップカウント又は、ダウンカウントし、シフトレジ
スタの１段目のデータがｒＯＪでＭ十１段目のデータが
「１」である異なる状態のときは、ダウンカウント又は
、アップカウントすることを特徴とする特許請求範囲第
１項記載の移動平均値検出方式。 - （３）サンプリング用クロック発振器と前記クロック発
振器に同期して書き込まれるＭ＋１（Ｍは正の整数）段
７ントレジスク及び、少女くともＭまでカウントできる
アップダウンカウンタならびに、ディジクルコンパレー
タをそなえ、前記／フトレジスタの１段目と最後にデー
タが書き込まれるＭ＋１段目とのデータが同じ値のとき
はカウントせず、シフトレジスタの１段目と、Ｍ−１−
１段目とのデータが異なるときは、当該異なる状態に応
じて、前記クロック発振器と同期して、アップカウント
又は、ダウンカウントし、かつ、アップダウ／カウンタ
のカウント数が、Ｍのときはアンプカウントの条件が成
立しても、アップカウントせず、−またアンプダウンカ
ウンタのカウント数が、０となったときは、ダウンカウ
ントの条件が成立してもダウンカウントしないことを特
徴とする特許均値検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062255A JPS59188262A (ja) | 1983-04-11 | 1983-04-11 | 移動平均値検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58062255A JPS59188262A (ja) | 1983-04-11 | 1983-04-11 | 移動平均値検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59188262A true JPS59188262A (ja) | 1984-10-25 |
| JPH0410776B2 JPH0410776B2 (ja) | 1992-02-26 |
Family
ID=13194847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58062255A Granted JPS59188262A (ja) | 1983-04-11 | 1983-04-11 | 移動平均値検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188262A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61269547A (ja) * | 1985-05-24 | 1986-11-28 | Canon Inc | デ−タ信号復調装置 |
| JPS6231238A (ja) * | 1985-08-02 | 1987-02-10 | Canon Inc | 復調装置 |
| US4789953A (en) * | 1985-03-19 | 1988-12-06 | Battelle-Institut E.V. | Circuit arrangement for averaging |
| JP2010127914A (ja) * | 2008-12-01 | 2010-06-10 | Seiko Epson Corp | 周波数測定装置 |
-
1983
- 1983-04-11 JP JP58062255A patent/JPS59188262A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4789953A (en) * | 1985-03-19 | 1988-12-06 | Battelle-Institut E.V. | Circuit arrangement for averaging |
| JPS61269547A (ja) * | 1985-05-24 | 1986-11-28 | Canon Inc | デ−タ信号復調装置 |
| JPS6231238A (ja) * | 1985-08-02 | 1987-02-10 | Canon Inc | 復調装置 |
| JP2010127914A (ja) * | 2008-12-01 | 2010-06-10 | Seiko Epson Corp | 周波数測定装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410776B2 (ja) | 1992-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7187739B2 (en) | Timing recovery circuit | |
| JP2548210B2 (ja) | 時間軸補正装置 | |
| JPS59188262A (ja) | 移動平均値検出方式 | |
| US4815107A (en) | Digital code decoding apparatus | |
| JP2600821B2 (ja) | 標本化周波数変換装置 | |
| JP3081957B2 (ja) | 伝送データ整形装置 | |
| JP2003187533A (ja) | 期待値生成ユニット及びデータ再生装置 | |
| JP3174212B2 (ja) | ビタビ復号方式およびビタビ復号器ならびにデータ記録再生装置 | |
| JPH0138244B2 (ja) | ||
| JP3707105B2 (ja) | 信号測定方法及び信号測定装置 | |
| JPH08138324A (ja) | Ｅｐｒ４信号の位相差検出回路 | |
| JP2818997B2 (ja) | ディジタルデータ検出器 | |
| JPH09247137A (ja) | 位相誤差検出回路及びデジタルｐｌｌ回路 | |
| TW201742382A (zh) | 脈衝雜訊偵測電路與方法 | |
| JP3289462B2 (ja) | 標本化周波数変換装置 | |
| JP3639618B2 (ja) | 信号処理装置 | |
| JPH06261030A (ja) | フレーム同期検出回路 | |
| JP3309498B2 (ja) | ディジタルクロック再生装置 | |
| JPH0831110A (ja) | 信号処理装置 | |
| JPH0724833Y2 (ja) | クロック信号再生回路 | |
| JPH0145097B2 (ja) | ||
| JPS6032363B2 (ja) | 自動等化器 | |
| JPS60127838A (ja) | デ−タ処理装置 | |
| JPH04332965A (ja) | 信号処理回路 | |
| JP2000163889A (ja) | クロック再生装置 |