JPH09509021A

JPH09509021A - 高雑音環境用搬送波再生回路

Info

Publication number: JPH09509021A
Application number: JP7518991A
Authority: JP
Inventors: ブハット，ブハベシュ，ブハルチャンドラ
Original assignee: RCA Licensing Corp
Current assignee: RCA Licensing Corp
Priority date: 1994-01-12
Filing date: 1994-01-12
Publication date: 1997-09-09
Also published as: DE69426029T2; EP0739563A1; WO1995019676A1; AU6025794A; MY112129A; US5774512A; CA2180100A1; CA2180100C; EP0739563B1; EP0739563A4; KR100323788B1; DE69426029D1; ES2151547T3

Abstract

(57)【要約】高次の位相ループ・フィルタは、加算器（２５）およびその種の加算器の出力ポートと、その入力ポートの１つとの間の帰還ループ内に配置した遅延素子（３１）から成る積分器を具えている。ろ波すべき信号を加算器の第２入力ポートへ供給する。加算器の出力端子に制限値を検出すべく検出値（３０）を結合させ、制限値が検出される際に、この制限値が検出器を調整して積分器の遅延素子における現在値をゼロのような固定値にリセットする。遅延素子を瞬時にリセットすることは、雑音の存在時にフィルタの次数を下げ、システムの応答時間を早くする。

Description

【発明の詳細な説明】高雑音環境用搬送波再生回路本発明はパルス振幅変調（ＰＡＭ）信号再生用回路、特にその種のシステムに利用するループ・フィルタに関するものである。発明の背景ＰＡＭ信号は直交振幅変調（ＱＡＭ）、位相シフト・キーイング（ＰＳＫ）および直角位相シフト・キーイング（ＱＰＳＫ）の如き種々の形態にて発生し、例えばこれらの信号の情報は固定数の個別振幅値を表わす星座によって特徴付けられる。伝送された情報を再生するには、星座の適切な方位を確固たるものとすべく信号変調搬送波を適当に位相制御して再生する必要がある。代表的なＰＡＭ信号再生システムについては、１９９２年にマサチューセッツ州ボストン所在のKl uwer Academic 社にて出版されたLee およびMesserschmitt 著による“DIGITAL COMMUNICATION”の第１４章に記載されており、その一例を本願の図１に示してある。図１の装置はミクサ１１に供給されるＰＡＭ信号源（図示せず）を含むものである。ミクサ１１はＰＡＭ信号受信用の第１入力ポートと、再生搬送波信号供給用の第２入力ポートとを有している複素乗算器とすることができる。ミクサ１１はベースバンド信号をスライサ１２と判定回路１３とを含む位相回路に供給する。判定回路１３は受信した信号の振幅と最もありそうな星座値の振幅との差を求めて、この差を誤差ｅとして出力する。素子１１，１２および１３が一緒になって、多くの代替的な位相検出器（１０）の１つを形成する。この位相検出器の出力をループ・フィルタ１４に供給し、このループ・フィルタは雑音排除性ないし不感受性(immunity)の目安となるものを供給し、およびシステムのタイミングをとるパラメータを確立させるためにこのシステムに組込むのである。ループ・フィルタの出力は制御信号Ｃであり、これは制御発振器１５を制御すべく結合させる。ミクサ１１をアナログ形態にて実現する場合には、発振器１５を、９０°の位相関係にある２つの信号を供給すべく構成したアナログ電圧制御発振器とすることができる。あるいはまた、ミクサをディジタル形態にて（すなわち、ＰＡＭ信号を処理すべく）実現する場合には、発振器を個別時間制御発振器とすることができる。図２は図１のフィルタ１４用に実施し得る既知の二次ループ・フィルタ回路を示す。この図示のフィルタはディジタル回路素子で実現し、しかもデータサンプリング法にて作動させるものである。図２では、位相検出器からの誤差信号ｅを第１および第２スケーリング回路２３および２４に供給し、これらのスケーリング回路により誤差信号をそれぞれ重みづけ係数Ｋ１およびＫ２により重みづけする。素子２３にて重みづけした誤差信号のサンプルを遅延素子２２にて１サンプリング期間遅延させて、加算器２０へ供給する。素子２４にてスケールした誤差信号サンプルは、信号総和回路または加算器２５と、この加算器の出力ポートおよびこの加算器の入力ポートの１つの間に結合させた１サンプリング期間の遅延素子２６とを含む積分器に供給する。積分器からの出力信号はリミッタ回路２７を経て加算器２０の第２入力ポートへ供給する。上側回路の経路が瞬時的な信号変化に対して応答するのに対し、下側回路の経路が長期傾向の信号に応答することは当業者に明らかである。定常状態では、位相誤差はゼロか、または極めて小さく、図２の回路の伝達関数Ｈ（ｚ）は次式によって表わすことができる。すなわち、Ｈ（ｚ）＝Ｋ１（ｚ^-1）＋Ｋ２／（１−ｚ^-1） (1) ここに、Ｋ１およびＫ２は一定の重みづけ係数である。式（１）は積分器の出力が信号制限を受けない十分小さいものとする。しかし、受信信号中にかなりの雑音がある場合には、雑音が誤差信号に反映され、積分器の出力を制限することができる。制限値はＫ３とする。信号制限が起ると、ループ・フィルタの伝達関数は次のようになる。すなわち、Ｈ（ｚ）＝Ｋ１（ｚ^-1）＋Ｋ３ (2) 信号制限作用は擬似ロックの如き信号雑音による不所望な影響を低減する。しかし、システムを制限モードで作動させている場合には、通常Ｋ３の項が優位を占め、これにより応答時間が不所望に遅くなる。本発明の目的は、不所望な面を招くことなしに、ループ・フィルタにリミッタの効果を組み入れという有利な面を組み入れることにある。発明の概要本発明は信号総和回路または加算器およびこの加算器の出力ポートと入力ポートとの間の帰還ループ内に配置した遅延素子から成る形態の積分器を含む高次の位相ループ・フィルタにある。ろ波すべき信号を加算器の第２入力ポートに供給する。加算器の出力端子には制限値を検出すべく検出器を結合させ、制限値が検出される際に、この制限値が検出器を調整して積分器の遅延素子における現在値をゼロのような固定値にリセットする。遅延素子を瞬時にリセットすることは雑音の存在時にフィルタの次数を下げ、しかもシステムの応答時間を早くする。図面の簡単な説明図１は従来の位相ロッキング・システムのブロック図であり、図２は図１のループ・フィルタ１４用に実施し得るタイプの従来のループ・フィルタのブロック図であり、図３および図５は本発明を具体化するループ・フィルタのブロック図であり、図４は本発明を実施する搬送波再生位相補正システムのブロック図である。詳細な説明本発明の模範的な実施例を示す図３を参照する。この図では、例えば図１の位相検出器１０からの誤差信号ｅを第１および第２スケーリング回路２３および２４に供給し、これらのスケーリング回路により誤差信号をそれぞれ値Ｋ１およびＫ２によってスケールする。Ｋ１およびＫ２の値は例えば１／４および１／３２とする。係数１／４によって重みづけしたスケーリング回路２３からの信号を遅延素子２２に結合させる。誤差信号はデータ信号をサンプリングしたもので、しかも遅延素子２２はその信号を１サンプリング期間だけ遅延するものとする。遅延素子２２からの遅延信号は加算器２０の第１入力ポートに結合させる。スケールファクタＫ２によって重みづけしたスケーリング回路２４からの信号を信号総和回路または加算器２５と、遅延素子３１とを含む積分回路に供給する。遅延素子３１は加算器２５から出力される信号の総和を１サンプリング期間だけ遅延して、この遅延した総和を加算器２５の入力ポートに供給する。加算器２５からの出力総和信号を加算器２０の第２入力ポートに結合させる。加算器２５からの出力総和信号を検出器３０にも供給し、加算器２５によって供給される総和が予め定めた制限値を越えるときに常に検出器３０がリセット信号を供給するようにする。（１６ビットの加算器の場合、制限値は±４０００の１６進値とすることができる。）検出器３０が与えるリセット信号は、遅延素子３１における値をゼロのような予定したリセット値にリセットすべく結合させる。誤差信号の値が小さい場合、図３のループ・フィルタの伝達関数は式１によって表わされる。信号雑音により積分器が制限値以上の出力値を発生する場合、伝達関数は次式によって与えられる。すなわち、Ｈ（ｚ）＝ｋ１（ｚ^-1）＋Ｋ２ (3) しかし、係数Ｋ１が係数Ｋ２よりもかなり大きいため、ループ・フィルタは実際上瞬時的に一次ループに逆戻りすることになる。すなわち、式３の右側の第２項は無視することができる。ループ・フィルタが一次ループに逆戻りすると、このフィルタは本来雑音の存在時にロック−イン時間が速くなる。さらに、積分器を小さな値にリセットすることは信号雑音による累積的な影響を少なくする。図３において、検出器３０をリミッタとして示してあり、これは実際上リミッタ回路の適当な部分で実現することができる。しかし、この検出器３０は、指定されたある２つの制限値間に生ずる全ての入力供給値に対しては第１状態、例えば０となり、その他の場合には第２出力状態、例えば論理１状態となる出力信号を発生するウインドウ比較器として特徴付けられるものとするのが好適である。図１のシステムは周波数と位相の双方の誤差を補正するタイプのものである。図４は位相誤差だけを補正するシステムを示す。図４において、図１〜図３における素子と同様なものおよび同様な機能をするものには同じような番号を付して示してある。位相検出器１０Ａは図１の位相検出器１０と同様なものとするか、または他のいずれかの既知の形態の位相検出器とすることができる。位相補正した信号はミクサ１１の出力端子に得られる。ループ・フィルタは、第２スケーリング回路２４４を図２および図３に示したように第１スケーリング回路２３に並列に接続するというよりはむしろ第１スケーリング回路２３に縦続接続することを除けば図３に示したループ・フィルタと同様のものである。第２スケーリング回路２４４の重みづけ係数Ｋ７を、Ｋ１とＫ７との積がＫ２に等しくなるように設定する。ミクサ１１の入力端子にはＱＡＭ信号が供給されるものとし、またミクサ１１は複素乗算器とする。ＱＡＭ信号は同相のＩ成分と、直角位相のＱ成分とを有する。補正した成分信号ＩｃおよびＱｃは次式の関係に従って得ることができる。すなわち、Ｉｃ＝Ｉｃｏｓ（θ）＋Ｑｓｉｎ（θ） (4) Ｑｃ＝Ｑｃｏｓ（θ）−Ｉｓｉｎ（θ） (5) ｃｏｓ（θ）およびｓｉｎ（θ）を表わす複素乗算器の値をループ・フィルタからミクサへと供給する場合、複素乗算器１１は本来位相補正した成分信号を発生することになる。値ｃｏｓ（θ）およびｓｉｎ（θ）はろ波した誤差信号εの求積表現である。ループ・フィルタから、すなわち加算器２０からの信号を、減算器５０の一方の入力ポートに結合させる。減算器の出力を１サンプリング期間の遅延素子５１を介してこの減算器の他方の入力ポートに結合させる。減算器５０と遅延素子５１が相俟って微分器を形成し、これは実際には位相誤差の変化分だけを通すことのできる帯域通過フィルタである。これにて帯域通過フィルタを通った（微分した）位相誤差をルック−アップ・テーブル５２に結合させる。このルック−アップ・テーブルは読取専用メモリ、つまりＲＯＭで実現することができる。ＲＯＭはｃｏｓ（θ）およびｓｉｎ（θ）の値に相当する対の値を提供し、ここにθは次式によって示される。すなわち、 θ＝{１／（１＋ｚ^-1）}{Ｋ１（ｚ^-1）＋Ｋ２／（１−ｚ^-1）}{ε} (6) 図５は図３および図４につき図解して説明したのと同じ制限の概念を用いる高次のループ・フィルタの例である。リミッタ／検出器３０１と遅延素子３１２との間の破線矢印は、このように接続してもよいことを示している。

【手続補正書】特許法第１８４条の８【提出日】１９９５年１１月１５日【補正内容】誤差信号はデータ信号をサンプリングしたもので、しかも遅延素子２２はその信号を１サンプリング期間だけ遅延するものとする。遅延素子２２からの遅延信号は加算器２０の第１入力ポートに結合させる。スケールファクタＫ２によって重みづけしたスケーリング回路２４からの信号を信号総和回路または加算器２５と、遅延または信号蓄積素子３１とを含む積分回路に供給する。遅延素子３１は加算器２５から出力される信号の総和を１サンプリング期間だけ遅延して、この遅延した総和を加算器２５の入力ポートに供給する。加算器２５からの出力総和信号を加算器２０の第２入力ポートに結合させる。加算器２５からの出力総和信号を検出器３０にも供給し、加算器２５によって供給される総和が予め定めた制限値を越えるときに常に検出器３０がリセット信号を供給するようにする。（１６ビットの加算器の場合、制限値は±４０００の１６進値とすることができる。）検出器３０が与えるリセット信号は、遅延素子３１における値をゼロのような予定したリセット値にリセットすべく結合させる。誤差信号の値が小さい場合、図３のループ・フィルタの伝達関数は式１によって表わされる。信号雑音により積分器が制限値以上の出力値を発生する場合、伝達関数は次式によって与えられる。すなわち、Ｈ（ｚ）＝ｋ１（ｚ^-1）＋Ｋ２ (3) しかし、係数Ｋ１が係数Ｋ２よりもかなり大きいため、ループ・フィルタは実際上瞬時的に一次ループに逆戻りすることになる。すなわち、式３の右側の第２項は無視することができる。ループ・フィルタが一次ループに逆戻りすると、このフィルタは本来雑音の存在時にロック−イン時間が速くなる。さらに、積分器を小さな値にリセットすることは信号雑音による累積的な影響を少なくする。図３において、検出器３０をリミッタとして示してあり、これは実際上リミッタ回路の適当な部分で実現することができる。しかし、この検出器３０は、指定されたある２つの制限値間に生ずる全ての入力供給値に対しては第１状態、例えば０となり、その他の場合には第２出力状態、例えば論理１状態となる出力信号を発生するウインドウ比較器として特徴付けられるものとするのが好適である。請求の範囲１．信号総和回路（２５）および該信号総和回路の出力ポートと入力ポートとの間に結合されて積分器を形成する信号蓄積素子（３１）を含む形態のループ・フィルタ（１４）を具えた搬送波再生回路において、前記信号総和回路に結合されて、該信号総和回路から出力された総和が予め定めた制限値を越える時点を検出し、およびそのような総和がそのような制限値を越える際に前記蓄積素子における信号を予め定めた値にリセットする検出手段（３０）を具えたことを特徴とする搬送波再生回路。２．予め定めた制限値を越える総和の検出に応答する前記手段によって前記蓄積素子における信号をゼロ値にリセットすることを特徴とする請求項１に記載の回路。３．誤差信号源（１０）と、第１および第２入力端子と、ろ波した誤差信号を供給する出力端子とを有する加算器（２０）と、前記第１入力端子と前記誤差信号源との間に結合され、および第１信号スケーリング回路と遅延素子との直列回路を含む第１回路通路（２２，２３）と、前記第２入力端子と前記誤差信号源との間に結合され、および信号積分器を含む第２回路通路であって、前記積分器は、信号総和回路（２５）であって、該信号総和回路の出力ポートと入力ポートとの間に結合された他の信号遅延素子を有する信号総和回路と、前記信号総和回路によって供給される総和が予め定めた値を越える時点を検出し、および前記総和がそのような予め定めた値を越える際に前記他の遅延素子（３１）を予め定めた値にリセットする検出器（３０）とを有する第２回路通路（２４，２５，３１）とを具えたことを特徴とする位相ロック・ループ用ループ・フィルタ。４．前記検出器によって前記他の遅延素子をゼロ値にリセットすることを特徴とする請求項３に記載のループ・フィルタ。５．搬送波成分を含む信号の信号源と、前記信号源に結合された第１入力端子を有し、第２入力端子および出力端子を有する乗算器と、前記乗算器の出力端子に結合され、前記搬送波成分の位相の所望搬送波の位相からの差を示す位相誤差信号を出力端子に発生する位相算出手段と、第１および第２入力端子と、ろ波した誤差信号を供給する出力端子とを有する加算器と、前記加算器の前記第１入力端子と前記位相算出手段の前記出力端子との間に結合され、および第１信号スケーリング回路と遅延素子との直列回路を含む第１回路通路と、前記加算器の前記第２入力端子と前記位相算出手段の前記出力端子との間に結合され、および第２信号スケーリング回路と信号積分器との直列回路を含み、前記積分器は、信号総和回路であって、該信号総和回路の出力ポートと入力ポートとの間に結合された他の信号遅延素子を有する信号総和回路と、該信号総和回路によって供給される総和が予め定めた値を越える時点を検出し、および前記総和がそのような予め定めた値を越える際に前記他の遅延素子を予め定めた値にリセットする検出器とを有する第２回路通路と、前記加算器の出力端子と前記乗算器の第２入力端子との間に結合された微分器を含む手段とを具えたことを特徴とするループ・フィルタを含む装置。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＨＵ，ＪＰ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＫ，ＵＡ，ＵＳ，ＶＮ

Claims

【特許請求の範囲】１．信号総和回路（２５）および該信号総和回路の出力ポートと入力ポートとの間に結合されて積分器を形成する信号蓄積素子（３１）を含む形態のループ・フィルタ（１４）を具えた搬送波再生回路において、前記信号総和回路に結合されて、該信号総和回路から出力された総和が予め定めた制限値を越える時点を検出する検出手段（３０）と、そのような制限値を越す総和の検出に応答して、前記蓄積素子における信号を予め定めた値にリセットする手段とを具えたことを特徴とする搬送波再生回路。２．予め定めた制限値を越える総和の検出に応答する前記手段によって前記蓄積素子における信号をゼロ値にリセットすることを特徴とする請求項１に記載の回路。３．誤差信号源（１０）と、第１および第２入力端子と、ろ波した誤差信号を供給する出力端子とを有する加算器（２０）と、前記第１入力端子と前記誤差信号源との間に結合され、および第１信号スケーリング回路と遅延素子との直列回路を含む第１回路通路（２２，２３）と、前記第２入力端子と前記誤差信号源との間に結合され、および信号積分器を含む第２回路通路であって、前記積分器は、信号総和回路（２５）であって、該信号総和回路の出力ポートと入力ポートとの間に結合された他の信号遅延素子を有する信号総和回路と、前記信号総和回路によって供給される総和が予め定めた値を越える時点を検出し、および前記総和がそのような予め定めた値を越える際に前記他の遅延素子（３１）を予め定めた値にリセットする検出器（３０）とを有する第２回路通路（２４，２５，３１）とを具えたことを特徴とする位相ロック・ループ用ループ・フィルタ。４．前記検出器によって前記他の遅延素子をゼロ値にリセットすることを特徴とする請求項３に記載のループ・フィルタ。５．搬送波成分を含む信号の信号源と、前記信号源に結合された第１入力端子を有し、第２入力端子および出力端子を有する乗算器と、前記乗算器の出力端子に結合され、前記搬送波成分の位相の所望搬送波の位相からの差を示す位相誤差信号を出力端子に発生する位相算出手段と、第１および第２入力端子と、ろ波した誤差信号を供給する出力端子とを有する加算器と、前記第１入力端子と前記位相算出手段の前記出力端子との間に結合され、および第１信号スケーリング回路と遅延素子との直列回路を含む第１回路通路と、前記第２入力端子と前記位相算出手段の前記出力端子との間に結合され、および第２信号スケーリング回路と信号積分器との直列回路を含み、前記積分器は、信号総和回路であって、該信号総和回路の出力ポートと入力ポートとの間に結合された他の信号遅延素子を有する信号総和回路と、該信号総和回路によって供給される総和が予め定めた値を越える時点を検出し、および前記総和がそのような予め定めた値を越える際に前記他の遅延素子を予め定めた値にリセットする検出器とを有する第２回路通路と、前記加算器の出力端子と前記乗算器の第２入力端子との間に結合された微分器を含む手段とを具えたことを特徴とするループ・フィルタを含む装置。