JPH06125095A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 フローティングゲート型の半導体記憶装置に
おける繰返し書換え回数を飛躍的に向上させ、高信頼性
の半導体記憶装置を実現する。 【構成】 シリコン基板３１上に公知の選択酸化技術を
用いて、素子分離領域３２を形成する。素子分離領域３
２直下には、チャネルストッパ領域３３があらかじめ形
成されている。続いて素子分離領域３２上にコントロー
ルゲート電極（制御ゲート）３４を形成する。次に、燐
イオンを注入し、ソース領域４３とドレイン領域３９と
を形成する。シリコン基板３１上およびコントロールゲ
ート電極３４上に、同時に酸化シリコン膜３５、３６を
形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フローティングゲート
型の電界効果トランジスタからなる半導体記憶装置およ
びその製造方法に関するものである。

【０００２】

【従来の技術】従来、電気的書込み消去が可能なＥＥＰ
ＲＯＭ（Electrically Erasable andProgrammable RO
M）の１つとして、トンネリング電流注入により、書込
み消去を行うフローティングゲート型の半導体記憶装置
が開発されている。これは拡散層上の薄い絶縁膜を介し
て電荷のトンネリング注入を行い、絶縁膜上のフローテ
ィングゲート電極に電荷を蓄積させ、トランジスタのし
きい値電圧を変化させて情報を記憶させるという原理を
用いている。

【０００３】図９は代表的なフローティングゲート型半
導体記憶装置の断面構造図である。図９に示すように、
Ｐ型のシリコン基板１の中にＮ型拡散層からなるソース
領域１３およびドレイン領域９にまたがって比較的厚い
酸化シリコン膜５が形成されている。この酸化シリコン
膜５のドレイン領域９上の一部分のみを開孔し、この開
孔部にトンネリング媒体となり得る薄い酸化シリコン膜
１２が形成される。酸化シリコン膜５と薄い酸化シリコ
ン膜１２の上にフローティングゲート電極１０、さらに
は酸化シリコン膜６およびコントロールゲート電極４が
順次積層されている。

【０００４】従来、図９のごときフローティングゲート
型の半導体記憶装置を製造する場合、通常ドレイン領域
９、さらにソース領域１３にまたがって比較的厚い酸化
シリコン膜５を形成し、この酸化シリコン膜５の一部分
を公知のフォトエッチング技術により開孔し、この開孔
部に通常１５〜２０Ｖのプログラム電圧で書込み消去が
できるように、１０ｎｍ程度の非常に薄い酸化シリコン
膜１２を形成させる。

【０００５】このとき、書込み消去を行うためにはフロ
ーティングゲート電極１０には正および負の両方向の電
圧が印加される。フローティングゲートに正電圧を印加
された場合、電子はドレイン領域９からフローティング
ゲートに流れ込み、トランジスタのしきい値電圧は正方
向にシフトする。このとき、トンネリング酸化膜である
酸化シリコン膜１２の直下はＮ型拡散層のドレイン領域
９での拡散層表面は蓄積状態となり、印加電圧はすべて
酸化シリコン膜５に印加される。このため、電子の注入
効率を十分高くすることができる。これに対して、フロ
ーティングゲート電極１０に負電圧を印加した場合、フ
ローティングゲート電極１０中に蓄積された電子はドレ
イン領域９に向かって放出され、トランジスタのしきい
値電圧は負方向にシフトする。このとき、ドレイン領域
９の拡散層表面には空乏層が広がるため、印加電圧はそ
の空乏層と薄い酸化シリコン膜１２に分圧される。この
ため、電子の放出効率は低下する。

【０００６】この問題を解決するため、通常、ドレイン
領域９の拡散層の不純物濃度を高濃度にする必要があ
る。ドレイン領域９の形成には、通常、１×１０¹⁴ｃｍ
^-2程度の燐イオンが注入されている。これらの拡散層上
に形成された酸化シリコン膜５上には、さらにフローテ
ィングゲート電極１０が形成される。通常、フローティ
ングゲート電極１０には、多結晶シリコン膜に熱拡散に
より燐原子を３×１０²⁰ｃｍ^-3程度拡散させたものが用
いられる。さらに、コントロールゲート電極４とフロー
ティングゲート電極１０との間の酸化シリコン膜６は、
１０５０℃以上の高温で形成される。これは、酸化シリ
コン膜６がフローティングゲート電極１０である多結晶
シリコン電極上に形成された酸化シリコン膜であり、多
結晶シリコン酸化膜上の酸化シリコン膜において良好な
電気特性を得るためには、１０５０℃以上の高温酸化が
必須であるためである。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
如きドレイン領域９およびフローティングゲート電極１
０の形成方法では、ドレイン領域９およびフローティン
グゲート電極中には多量の燐原子が存在する。フローテ
ィングゲート電極１０中には３×１０²⁰ｃｍ^-3もの燐原
子が存在する。これらの燐原子は、フローティングゲー
ト電極１０上の酸化シリコン膜６を形成する際、高温で
熱処理されるため、容易に酸化シリコン膜５、１２中に
拡散する。発明者らは、酸化シリコン膜５、１２中に多
量の燐原子が含まれると、酸化シリコン膜５、１２の粘
性が増大し、外部からの応力により酸化シリコン膜５、
１２自体が変形しやすくなることを見い出した。一般
に、酸化シリコン膜の粘性流動開始温度は９５０℃近辺
といわれているが、燐原子などの不純物が酸化シリコン
膜５、１２中に入ることにより、粘性流動はさらに促進
される。特に、フローティングゲート電極１０の多結晶
シリコン膜上に酸化シリコン膜６を形成する工程では、
１０５０℃以上の高温処理が施されることから、酸化シ
リコン膜５は容易に粘性流動を起こす。

【０００８】さらに、これら高温の酸化工程中にフロー
ティングゲート電極１０を構成する多結晶シリコン膜の
結晶粒の成長が起こり、多結晶シリコン膜の酸化によっ
て体積膨脹が生じることで、酸化シリコン膜１２には大
きな応力が印加される。これらの応力は、粘性流動によ
る酸化シリコン膜の変形によって緩和される。しかし、
熱処理前には平坦であった酸化シリコン膜５、１２とフ
ローティングゲート電極１０との界面は、熱処理後には
平坦性がいちじるしく悪化する。これによって酸化シリ
コン膜５、１２の膜厚が不均一になり、膜厚の厚い部分
と薄い部分とが観察されるようになる。トンネリング電
流は酸化シリコン膜５、１２のもっとも薄い部分で制限
され、フローティングゲート型ＥＥＰＲＯＭの場合、そ
の書込み消去寿命は酸化シリコン膜の信頼性により制限
される。さらには、酸化シリコン膜の寿命は酸化シリコ
ン膜の単位面積を通過した電荷量により決定される。し
たがって、このように酸化シリコン膜５、１２の膜厚に
不均一が生じた場合、電界集中やトラップが発生する。
よって、薄膜化した部分で酸化シリコン膜５、１２は絶
縁破壊を起こしやすくなる。言い換えれば、繰り返し書
込み消去を行った場合、酸化シリコン膜５、１２は非常
に絶縁破壊しやすくなり、信頼性の確保が非常にむずか
しいといった問題点を有している。

【０００９】本発明は、上記従来技術の問題を解決する
ものであり、フローティングゲート構造の半導体記憶装
置の製造方法において、繰返し書換え回数の増加を容易
に実現できる製造方法を提供することを目的とするもの
である。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、半導体基板上の所定領
域に形成された素子分離領域と、前記素子分離領域以外
の領域に形成された第１の絶縁膜と、前記第１の絶縁膜
の一部に形成された膜厚の薄い第２の絶縁膜と、少なく
とも前記第２の絶縁膜を含む記憶トランジスタ領域と、
前記記憶トランジスタ領域と隣接した前記素子分離領域
上にコントロールゲート電極が形成されており、前記コ
ントロールゲート電極の上に絶縁膜を介して、前記記憶
トランジスタ領域から連続して形成されたフローティン
グゲート電極を備えている。

【００１１】上記目的を達成するために、本発明の半導
体記憶装置の製造方法は、一導電型の半導体基板上に素
子分離領域を選択的に形成する工程と、前記素子分離領
域上の所定の位置にコントロールゲート電極を形成する
工程と、前記半導体基板上の所定の部分に基板とは反対
導電型の拡散層を形成する工程と、前記コントロールゲ
ート電極表面と前記半導体基板の露出表面に第１の絶縁
膜を形成する工程と、前記第１の絶縁膜の所定領域に膜
厚の薄い第２の絶縁膜を形成する工程と、少なくとも前
記第１の絶縁膜および前記第２の絶縁膜上、および前記
コントロールゲート電極を覆うフローティングゲート電
極を形成する。

【００１２】

【作用】本発明者の検討によれば、繰返し書換えにより
破壊するのは酸化シリコン膜であり、その破壊は酸化シ
リコン膜の薄膜化された領域の下部で発生していること
がわかった。これに対して本発明の構成では、コントロ
ールゲート電極をフローティングゲート電極の形成前に
形成することで、コントロールゲート電極とフローティ
ングゲート電極とコントロールゲート電極との間の酸化
シリコンン膜を形成する際、フローティングゲート電極
と絶縁膜界面の平坦性が劣化したり、薄い酸化シリコン
膜が薄膜化する必要がなく、繰り返し書換えを行っても
破壊しにくくなり、信頼性確保が非常に容易になる。

【００１３】さらに、本発明の半導体記憶装置の製造方
法によれば、記憶トランジスタのゲート絶縁膜である絶
縁膜と、フローティングゲート電極とコントロールゲー
ト電極との間の絶縁膜を同時に形成でき、製造工程の短
縮化ができる。

【００１４】

【実施例】本発明の実施例を図面を用いて説明する。図
１〜図６は本発明の一実施例を示す工程順断面図であ
る。図において、３１はシリコン基板、３２は素子分離
領域、３３はチャネルストッパ、３４はコントロールゲ
ート電極、３５、３６、４２は酸化シリコン膜、３７は
フォトレジスト、３８は燐イオン注入、３９はドレイン
領域、４０はフローティングゲート電極、４１、４４は
多結晶シリコン膜、４３はソース領域である。

【００１５】まず、図１に示すように、Ｐ型シリコン基
板３１上に公知の選択酸化技術を用いて、素子分離領域
３２を１０００℃、水蒸気酸化により５００ｎｍの厚さ
に形成する。素子分離領域３２直下には、あらかじめチ
ャネルストッパ領域３３として、加速電圧５０ｋＶ，３
×１０¹²ｃｍ^-2でボロンイオンが注入されている。続い
て、図２に示すように、減圧ＣＶＤ法により燐原子を３
×１０²⁰ｃｍ^-2含む多結晶シリコン膜を６１０℃で４０
０ｎｍの厚さに堆積し、公知のフォトエッチング技術に
より素子分離領域３２上にコントロールゲート電極（制
御ゲート）３４を形成する。次に公知の選択拡散技術に
より、加速電圧１００ｋＶ、１×１０¹⁴ｃｍ^-2で燐イオ
ンを注入し、ソース領域４３とドレイン領域３９とを形
成する。続いて、１１００℃、酸素と窒素との混合雰囲
気（酸素分圧１０％）中において、シリコン基板３１上
およびコントロールゲート電極３４上に同時に酸化シリ
コン膜３５、３６を形成する。このとき、シリコン基板
３１上の酸化シリコン膜の膜厚は３０ｎｍとし、同時に
形成されるコントロールゲート電極３４上の酸化シリコ
ン膜の膜厚は４５ｎｍとなる。この酸化は、コントロー
ルゲート電極３４上の酸化シリコン膜３６の膜質を決定
する上で、重要な役割をもっている。すなわち、十分な
絶縁破壊耐圧、信頼性を確保しなければならず、このた
め１０５０℃以上の高温酸化を行なう。もちろん、急速
酸化（Rapid Thermal Oxidation）法などにより、たと
えば１１５０℃の高温短時間酸化を行ってもよい。

【００１６】本実施例では酸化温度を１１００℃とする
ことにより、コントロールゲート電極３４である多結晶
シリコン膜上に形成した酸化シリコン膜３６の絶縁破壊
耐圧は７ＭＶ／ｃｍと十分高い値を確保できる。

【００１７】次に、図４に示すように、シリコン基板３
１上に形成した酸化シリコン膜３５の所定の部分に、ド
レイン領域３９となるＮ型拡散層に達する開孔部を、公
知のフォトエッチング技術により開孔する。続いて９０
０℃、水素：酸素比＝１：６、酸素に対して４重量％の
ＨＣｌを含んだ雰囲気中で酸化を行い、トンネリング媒
体となる膜厚８ｎｍの薄い酸化シリコン膜（トンネリン
グ酸化膜）４２を形成する。

【００１８】次いで、減圧ＣＶＤ法により燐原子を３×
１０²⁰ｃｍ^-2含んだ多結晶シリコン膜を膜厚３００ｎｍ
堆積し、公知のフォトエッチング技術により、フローテ
ィングゲート電極４０を形成する。このとき、同時に周
辺トランジスタのゲート電極４１、選択トランジスタの
ゲート電極４４（断面図中には示さず）も形成される
（図５）。

【００１９】ここまでは本実施例を工程順断面流れ図に
沿って説明した。図６に本発明の半導体記憶装置の平面
レイウアウトを示す。断面図では記憶トランジスタのソ
ース、ドレイン領域の関係が示されていないが、平面レ
イアウト図には明確に示されている。

【００２０】以上のようにして得られたフローティング
ゲート型の半導体記憶装置の繰返し書換えの一例を図７
に示す。縦軸は累積不良率、横軸は書換え回数である。

【００２１】図中の実線１５は本実施例の方法で製作し
た半導体記憶装置の場合、実線１６は従来の方法で製作
した半導体記憶装置の場合について示した。

【００２２】本実施例のように、コントロールゲート電
極３４をフローティングゲート電極４０よりも前に形成
することにより、コントロールゲート電極３４とフロー
ティングゲート電極４０との間の酸化シリコン膜３６の
成長時の熱処理により、フローティングゲート電極４０
と酸化シリコン膜４２との界面の平坦性を劣化させるこ
とがない。また、コントロールゲート電極３４とフロー
ティングゲート電極４０との間の酸化シリコン膜３６を
高温で形成できるため、酸化シリコン膜４２の信頼性を
損なうことなく形成できる。図７に、本実施例により製
造した半導体記憶装置の書換え回数を実線１５で、従来
法により作製したもののそれを実線１６で示す。この両
者を比べると明らかなように、繰返し書換え回数が本実
施例の方が大幅に改善されている。書換え回数はすべて
酸化シリコン膜４２の信頼性により決定される。図９に
示すように、従来方法で形成したものでは、たとえば１
１００℃で３０分の酸化を行うと、絶縁破壊に至る電荷
量は、熱処理を加えない場合のそれの１／１０００以下
に減少し、十分な書込み消去回数を得ることができな
い。その対策として、やや低い温度１０５０℃での酸化
を用いれば、絶縁破壊に至る電荷量は飛躍的に向上する
が、それでも熱処理を加えないものに比べて十分ではな
い。

【００２３】本実施例のごときフローティングゲート電
極４０を形成する前にコントロールゲート電極３４を形
成することにより、コントロールゲート電極３４とフロ
ーティングゲート電極４０との間の酸化シリコン膜３６
の形成条件に依存することなく、酸化シリコン膜４２の
信頼性を維持することができ、従来法に比べて１００倍
以上信頼性を高くできる。その結果として、繰返し書込
み消去特性を改善することができる。

【００２４】

【発明の効果】本発明によれば、コントロールゲートと
フローティングゲート間の酸化シリコン膜の形成を高温
で行ってもトンネリング酸化膜厚が不均一になったり、
薄膜化することがなく、繰り返し書換えを行っても破壊
しにくくなり、信頼性の確保が容易となり、フローティ
ングゲート型の半導体記憶装置の高性能化に大きく寄与
するものである。

【図面の簡単な説明】

【図１】本発明による製造方法の一実施例を説明するた
めの工程順断面図

【図２】本発明による製造方法の一実施例を説明するた
めの工程順断面図

【図３】本発明による製造方法の一実施例を説明するた
めの工程順断面図

【図４】本発明による製造方法の一実施例を説明するた
めの工程順断面図

【図５】本発明による製造方法の一実施例を説明するた
めの工程順断面図

【図６】本発明による製造方法で形成された半導体記憶
装置の平面図

【図７】本発明の半導体記憶装置による繰返し書換え回
数の特性図

【図８】本発明の半導体記憶装置の絶縁破壊に至る電荷
量の特性図

【図９】従来の半導体記憶装置の構造を説明するための
断面図

【符号の説明】

３１ シリコン基板 ３２ 素子分離領域 ３３ チャネルストッパ ３４ コントロールゲート電極 ３５、３６ 酸化シリコン膜 ３７ フォトレジスト ３８ 燐イオン注入 ３９ ドレイン領域 ４０ フローティングゲート電極 ４１ 多結晶シリコン膜 ４２ 酸化シリコン膜 ４３ ソース領域 ４４ 多結晶シリコン膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板上の所定領域に形成された素子
   分離領域と、前記素子分離領域以外の領域に形成された
   第１の絶縁膜と、前記第１の絶縁膜の一部に形成された
   膜厚の薄い第２の絶縁膜と、少なくとも前記第２の絶縁
   膜を含む記憶トランジスタ領域と、前記記憶トランジス
   タ領域と隣接した前記素子分離領域上にコントロールゲ
   ート電極が形成されており、前記コントロールゲート電
   極の上に絶縁膜を介して、前記記憶トランジスタ領域か
   ら連続して形成されたフローティングゲート電極を備え
   たことを特徴とする半導体記憶装置。
2. 【請求項２】一導電型の半導体基板上に素子分離領域を
   選択的に形成する工程と、前記素子分離領域上の所定の
   位置にコントロールゲート電極を形成する工程と、前記
   半導体基板上の所定の部分に基板とは反対導電型の拡散
   層を形成する工程と、前記コントロールゲート電極表面
   と前記半導体基板の露出表面に第１の絶縁膜を形成する
   工程と、前記第１の絶縁膜の所定領域に膜厚の薄い第２
   の絶縁膜を形成する工程と、少なくとも前記第１の絶縁
   膜および前記第２の絶縁膜上、および前記コントロール
   ゲート電極を覆うフローティングゲート電極を形成する
   ことを特徴とする半導体記憶装置の製造方法。