JPH06124589A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH06124589A JPH06124589A JP4271534A JP27153492A JPH06124589A JP H06124589 A JPH06124589 A JP H06124589A JP 4271534 A JP4271534 A JP 4271534A JP 27153492 A JP27153492 A JP 27153492A JP H06124589 A JPH06124589 A JP H06124589A
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- JP
- Japan
- Prior art keywords
- memory
- control circuit
- internal
- refresh
- external
- Prior art date
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Abstract
(57)【要約】
【目的】外部メモリのメモリリフレシュ制御の動作中
に、内部メモリに対するメモリ制御を可能にし、コンピ
ュータ全体の動作速度を速くする。 【構成】内部メモリ用メモリリフレシュ制御信号２１に
よってメモリ制御回路６はＣＰＵ１の動作を止め、内部
メモリ２のメモリリフレシュ制御を行う。また、外部メ
モリ用メモリリフレシュ制御回路８より出力される信号
により外部メモリのメモリリフレシュ制御が行われる。
さらに、メモリ制御回路６は、内部メモリ２のメモリリ
フレシュ制御中であっても、ＣＰＵ１の動作を再開し、
内部メモリ２へのメモリ制御のみ可能にする。
に、内部メモリに対するメモリ制御を可能にし、コンピ
ュータ全体の動作速度を速くする。 【構成】内部メモリ用メモリリフレシュ制御信号２１に
よってメモリ制御回路６はＣＰＵ１の動作を止め、内部
メモリ２のメモリリフレシュ制御を行う。また、外部メ
モリ用メモリリフレシュ制御回路８より出力される信号
により外部メモリのメモリリフレシュ制御が行われる。
さらに、メモリ制御回路６は、内部メモリ２のメモリリ
フレシュ制御中であっても、ＣＰＵ１の動作を再開し、
内部メモリ２へのメモリ制御のみ可能にする。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータのメモリ
制御回路に関し、特にメモリリフレシュが必要なメモリ
を持つメモリ制御回路に関する。
制御回路に関し、特にメモリリフレシュが必要なメモリ
を持つメモリ制御回路に関する。
【０００２】
【従来の技術】従来のメモリ制御回路について図面を参
照して説明する。
照して説明する。
【０００３】図２は従来例のメモリ制御回路のブロック
図である。
図である。
【０００４】従来例のメモリ制御回路は、図２に示すよ
うに、リフレシュタイミング発生回路９からのリフレシ
ュタイミング信号２３によって動作するメモリリフレシ
ュ制御回路１０が出力するメモリリフレシュ制御信号２
４と、中央演算処理装置１（以下、ＣＰＵ１と称す）か
らのメモリ制御信号１６を入力し内部メモリ２を制御す
る内部メモリ制御信号１９と、外部メモリ３を制御する
外部メモリ制御回路２０と、アドレス制御回路４及びデ
ータ制御回路５を制御するバス制御信号１７と、リフレ
シュ動作中にＣＰＵ１の動作を止めるＣＰＵウェイト制
御信号１８を出力するメモリ制御回路６とを有してい
る。
うに、リフレシュタイミング発生回路９からのリフレシ
ュタイミング信号２３によって動作するメモリリフレシ
ュ制御回路１０が出力するメモリリフレシュ制御信号２
４と、中央演算処理装置１（以下、ＣＰＵ１と称す）か
らのメモリ制御信号１６を入力し内部メモリ２を制御す
る内部メモリ制御信号１９と、外部メモリ３を制御する
外部メモリ制御回路２０と、アドレス制御回路４及びデ
ータ制御回路５を制御するバス制御信号１７と、リフレ
シュ動作中にＣＰＵ１の動作を止めるＣＰＵウェイト制
御信号１８を出力するメモリ制御回路６とを有してい
る。
【０００５】次に、従来例のメモリ制御回路の動作を図
面を参照して説明する。
面を参照して説明する。
【０００６】図２において、ＣＰＵ１が、内部メモリ２
及び外部メモリ３に対するメモリ制御を行う場合、メモ
リ制御回路６に対してメモリ制御信号１６を入力する。
メモリ制御信号１６を入力されたメモリ制御回路６は、
内部メモリ２及ひ外部メモリ１３に対してそれぞれ内部
メモリ制御信号１９及び外部メモリ制御信号２０を出力
する。さらに、メモリ制御回路６はバス制御信号１７に
よって、アドレス制御回路４及びデータ制御回路５を操
作することにより、ＣＰＵ１がメモリ制御を行う。
及び外部メモリ３に対するメモリ制御を行う場合、メモ
リ制御回路６に対してメモリ制御信号１６を入力する。
メモリ制御信号１６を入力されたメモリ制御回路６は、
内部メモリ２及ひ外部メモリ１３に対してそれぞれ内部
メモリ制御信号１９及び外部メモリ制御信号２０を出力
する。さらに、メモリ制御回路６はバス制御信号１７に
よって、アドレス制御回路４及びデータ制御回路５を操
作することにより、ＣＰＵ１がメモリ制御を行う。
【０００７】次に、リフレシュタイミング回路９がリフ
レシュタイミング信号２３を発生させた場合、メモリリ
フレシュ制御回路１０がメモリ制御回路６に対してメモ
リリフレシュ制御信号２４を入力する。メモリリフレシ
ュ制御信号２４を入力されたメモリ制御回路６は、ＣＰ
Ｕウェイト制御信号１８を出力し、ＣＰＵ１の動作を止
めてから、内部メモリ制御信号１９及び外部メモリ制御
信号２０を出力し、内部メモリ２及び外部メモリ３に対
するメモリリフレシュ制御を行う。
レシュタイミング信号２３を発生させた場合、メモリリ
フレシュ制御回路１０がメモリ制御回路６に対してメモ
リリフレシュ制御信号２４を入力する。メモリリフレシ
ュ制御信号２４を入力されたメモリ制御回路６は、ＣＰ
Ｕウェイト制御信号１８を出力し、ＣＰＵ１の動作を止
めてから、内部メモリ制御信号１９及び外部メモリ制御
信号２０を出力し、内部メモリ２及び外部メモリ３に対
するメモリリフレシュ制御を行う。
【０００８】
【発明が解決しようとする課題】上述した従来のメモリ
制御回路では、内部メモリと外部メモリに対するメモリ
リフレシュ制御を同一回路で行っているため、メモリリ
フレシュ制御の動作速度を外部メモリとして接続させる
可能性のある最も遅いメモリに合わせなければならな
い。つまり、内部メモリとして動作速度の速いメモリを
使用したとしても、外部の遅いメモリに対するメモリリ
フレシュ制御が行われている間は、ＣＰＵが止まること
になり、コンピュータ全体の動作速度も遅くなるという
問題点がある。
制御回路では、内部メモリと外部メモリに対するメモリ
リフレシュ制御を同一回路で行っているため、メモリリ
フレシュ制御の動作速度を外部メモリとして接続させる
可能性のある最も遅いメモリに合わせなければならな
い。つまり、内部メモリとして動作速度の速いメモリを
使用したとしても、外部の遅いメモリに対するメモリリ
フレシュ制御が行われている間は、ＣＰＵが止まること
になり、コンピュータ全体の動作速度も遅くなるという
問題点がある。
【０００９】本発明の目的は、内部メモリ用のメモリリ
フレッシュ制御回路と外部メモリ用のメモリリフレッシ
ュ制御回路を別々に備えることにより、上記の欠点を解
消し、外部メモリのメモリリフレシュ制御の動作中に、
内部メモリに対するメモリ制御を可能にし、コンピュー
タ全体の動作速度を速くするメモリ制御回路を提供する
ことにある。
フレッシュ制御回路と外部メモリ用のメモリリフレッシ
ュ制御回路を別々に備えることにより、上記の欠点を解
消し、外部メモリのメモリリフレシュ制御の動作中に、
内部メモリに対するメモリ制御を可能にし、コンピュー
タ全体の動作速度を速くするメモリ制御回路を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明のメモリ制御回路
は、処理速度の遅いダイナミックメモリにより構成され
る外部メモリと、処理速度の速いダイナミックメモリに
より構成される内部メモリとを有し、外部メモリと内部
メモリのそれぞれの記憶内容を保持するためのメモリリ
フレッシュ制御を行うコンピュータのメモリ制御回路に
おいて、内部メモリのメモリリフレッシュ制御用の内部
メモリリフレッシュ信号を出力する内部メモリ用メモリ
リフレッシュ制御回路と、外部メモリのメモリリフレッ
シュ制御用の外部メモリリフレッシュ信号を出力する外
部メモリ用メモリリフレッシュ制御回路とを備えてい
る。
は、処理速度の遅いダイナミックメモリにより構成され
る外部メモリと、処理速度の速いダイナミックメモリに
より構成される内部メモリとを有し、外部メモリと内部
メモリのそれぞれの記憶内容を保持するためのメモリリ
フレッシュ制御を行うコンピュータのメモリ制御回路に
おいて、内部メモリのメモリリフレッシュ制御用の内部
メモリリフレッシュ信号を出力する内部メモリ用メモリ
リフレッシュ制御回路と、外部メモリのメモリリフレッ
シュ制御用の外部メモリリフレッシュ信号を出力する外
部メモリ用メモリリフレッシュ制御回路とを備えてい
る。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１２】図１は本発明の一実施例のメモリ制御回路
のブロック図である。
のブロック図である。
【００１３】本実施例のメモリ制御回路は、図１に示す
ように、リフレシュタイミング発生回路９からのリフレ
シュタイミング信号２３によって動作する内部メモリ用
メモリリフレッシュ制御回路７及び外部メモリ用メモリ
リフレッシュ制御回路８がそれぞれ出力する内部メモリ
リフレシュ制御信号２１及び外部メモリリフレシュ制御
信号２２と、ＣＰＵ１からのメモリ制御信号１６を入力
し内部メモリ２を制御する内部メモリ制御信号１９と、
外部メモリ３を制御する外部メモリ制御回路２０と、ア
ドレス制御回路４及びデータ制御回路５を制御するバス
制御信号１７と、リフレシュ動作中にＣＰＵ１の動作を
止めるＣＰＵウェイト制御信号１８を出力するメモリ制
御回路６とを有している。
ように、リフレシュタイミング発生回路９からのリフレ
シュタイミング信号２３によって動作する内部メモリ用
メモリリフレッシュ制御回路７及び外部メモリ用メモリ
リフレッシュ制御回路８がそれぞれ出力する内部メモリ
リフレシュ制御信号２１及び外部メモリリフレシュ制御
信号２２と、ＣＰＵ１からのメモリ制御信号１６を入力
し内部メモリ２を制御する内部メモリ制御信号１９と、
外部メモリ３を制御する外部メモリ制御回路２０と、ア
ドレス制御回路４及びデータ制御回路５を制御するバス
制御信号１７と、リフレシュ動作中にＣＰＵ１の動作を
止めるＣＰＵウェイト制御信号１８を出力するメモリ制
御回路６とを有している。
【００１４】次に、本実施例のメモリ制御回路の動作を
図面を参照して説明する。
図面を参照して説明する。
【００１５】図１において、ＣＰＵ１が、内部メモリ２
に対するメモリ制御を行う場合、ＣＰＵ１からメモリ制
御信号１６が出力される。メモリ制御信号１６を入力し
たメモリ制御回路６は、内部メモリ制御信号１９を出力
することにより、内部メモリ２のメモリ制御を行う。こ
の場合のメモリアドレスは、メモリ制御回路６から出力
されるバス制御信号１７によりアドレス制御回路４が動
作し、ＣＰＵ１から出力される内部アドレスバス１１よ
りメモリアドレスバス１５として内部メモリ２に与えら
れる。このとき、メモリデータは、内部データバス１２
により内部メモリ２とＣＰＵ１の間で転送される。
に対するメモリ制御を行う場合、ＣＰＵ１からメモリ制
御信号１６が出力される。メモリ制御信号１６を入力し
たメモリ制御回路６は、内部メモリ制御信号１９を出力
することにより、内部メモリ２のメモリ制御を行う。こ
の場合のメモリアドレスは、メモリ制御回路６から出力
されるバス制御信号１７によりアドレス制御回路４が動
作し、ＣＰＵ１から出力される内部アドレスバス１１よ
りメモリアドレスバス１５として内部メモリ２に与えら
れる。このとき、メモリデータは、内部データバス１２
により内部メモリ２とＣＰＵ１の間で転送される。
【００１６】続いて、ＣＰＵ１が外部メモリ３に対する
メモリ制御を行う場合、ＣＰＵ１からメモリ制御信号１
６が出力される。メモリ制御信号１６を入力したメモリ
制御回路６は、外部メモリ制御信号２０を出力すること
により、外部メモリ３のメモリ制御を行う。この場合の
メモリアドレスは、メモリ制御回路６から出力されるバ
ス制御信号１７によりアドレス制御回路４が動作し、Ｃ
ＰＵ１から出力される内部アドレスバス１１より外部ア
ドレスバス１３として外部メモリ３に与えられる。この
とき、メモリデータは、バス制御信号１７によりデータ
制御回路４が動作し、内部データバス１２と外部データ
バス１４を接続することにより、外部メモリ３とＣＰＵ
１の間で転送される。
メモリ制御を行う場合、ＣＰＵ１からメモリ制御信号１
６が出力される。メモリ制御信号１６を入力したメモリ
制御回路６は、外部メモリ制御信号２０を出力すること
により、外部メモリ３のメモリ制御を行う。この場合の
メモリアドレスは、メモリ制御回路６から出力されるバ
ス制御信号１７によりアドレス制御回路４が動作し、Ｃ
ＰＵ１から出力される内部アドレスバス１１より外部ア
ドレスバス１３として外部メモリ３に与えられる。この
とき、メモリデータは、バス制御信号１７によりデータ
制御回路４が動作し、内部データバス１２と外部データ
バス１４を接続することにより、外部メモリ３とＣＰＵ
１の間で転送される。
【００１７】次に、リフレッシュタイミング回路が動作
し、リフレシュタイミング信号２３が発生した時の内部
メモリ２と外部メモリ３のメモリリフレシュ制御につい
て説明する。
し、リフレシュタイミング信号２３が発生した時の内部
メモリ２と外部メモリ３のメモリリフレシュ制御につい
て説明する。
【００１８】リフレシュタイミング信号２３を入力した
内部メモリ用メモリリフレッシュ制御回路７及び外部メ
モリ用メモリリフレッシュ制御回路８はそれぞれ内部メ
モリリフレッシュ制御信号２１及び外部メモリリフレッ
シュ制御信号２２を出力する。内部メモリリフレッシュ
制御信号２１を入力したメモリ制御回路６は、ＣＰＵウ
ェイト制御信号１８を出力し、ＣＰＵ１の動作を止めて
から内部メモリリフレシュ制御信号２１に従って内部メ
モリ制御信号１９を出力することにより、内部メモリ２
のメモリリフレシュ制御を行う。また、メモリ制御回路
６は、外部メモリリフレシュ制御信号２２に従って外部
メモリ制御信号２０を出力することにより、外部メモリ
３のメモリリフレシュ制御を行う。
内部メモリ用メモリリフレッシュ制御回路７及び外部メ
モリ用メモリリフレッシュ制御回路８はそれぞれ内部メ
モリリフレッシュ制御信号２１及び外部メモリリフレッ
シュ制御信号２２を出力する。内部メモリリフレッシュ
制御信号２１を入力したメモリ制御回路６は、ＣＰＵウ
ェイト制御信号１８を出力し、ＣＰＵ１の動作を止めて
から内部メモリリフレシュ制御信号２１に従って内部メ
モリ制御信号１９を出力することにより、内部メモリ２
のメモリリフレシュ制御を行う。また、メモリ制御回路
６は、外部メモリリフレシュ制御信号２２に従って外部
メモリ制御信号２０を出力することにより、外部メモリ
３のメモリリフレシュ制御を行う。
【００１９】次に、内部メモリ２に対するメモリリフレ
シュ制御が終った場合、メモリ制御回路６は、ＣＰＵ１
に対するＣＰＵウェイト制御信号１８を取りやめること
により、ＣＰＵ１の動作を再開させる。動作を再開した
ＣＰＵ１が内部メモリ２に対する制御であれば、メモリ
制御回路６は、バス制御信号１７を出力し、アドレス制
御回路４を動作させ、内部メモリ２へのメモリ制御を可
能にする。また、ＣＰＵ１が外部メモリ３へのメモリ制
御を行おうとした場合、メモリ制御回路６は、外部メモ
リ３へのメモリリフレシュ制御が終っているかどうかを
確認して、終っていれば、外部メモリ３へのメモリ制御
を行うが、終っていない場合は、再度、ＣＰＵウェイト
制御信号１８を出力し、外部メモリ３へのメモリリフレ
シュ制御が終るまで、ＣＰＵ１の動作を待たせる。
シュ制御が終った場合、メモリ制御回路６は、ＣＰＵ１
に対するＣＰＵウェイト制御信号１８を取りやめること
により、ＣＰＵ１の動作を再開させる。動作を再開した
ＣＰＵ１が内部メモリ２に対する制御であれば、メモリ
制御回路６は、バス制御信号１７を出力し、アドレス制
御回路４を動作させ、内部メモリ２へのメモリ制御を可
能にする。また、ＣＰＵ１が外部メモリ３へのメモリ制
御を行おうとした場合、メモリ制御回路６は、外部メモ
リ３へのメモリリフレシュ制御が終っているかどうかを
確認して、終っていれば、外部メモリ３へのメモリ制御
を行うが、終っていない場合は、再度、ＣＰＵウェイト
制御信号１８を出力し、外部メモリ３へのメモリリフレ
シュ制御が終るまで、ＣＰＵ１の動作を待たせる。
【００２０】
【発明の効果】以上説明したように、本発明のメモリ制
御回路は、内部メモリと外部メモリに対して別々のメモ
リリフレシュ制御回路を持っことにより、内部メモリの
メモリリフレシュ制御の動作速度を遅いメモリが接続さ
れる可能性のある外部メモリのメモリリフレシュ制御に
合わせる必要がなくなり、内部メモリとして速いメモリ
を使用すれば、それだけ短い時間で内部メモリのメモリ
リフレシュ制御を終わらせることができる。
御回路は、内部メモリと外部メモリに対して別々のメモ
リリフレシュ制御回路を持っことにより、内部メモリの
メモリリフレシュ制御の動作速度を遅いメモリが接続さ
れる可能性のある外部メモリのメモリリフレシュ制御に
合わせる必要がなくなり、内部メモリとして速いメモリ
を使用すれば、それだけ短い時間で内部メモリのメモリ
リフレシュ制御を終わらせることができる。
【００２１】さらに、内部メモリのメモリリフレシュ制
御が終った後、外部メモリに対するメモリリフレシュ制
御が行われている間も、内部メモリに対するメモリ制御
であれば、ＣＰＵが動作しているので、コンピュータ全
体の動作速度が速くなるという効果がある。
御が終った後、外部メモリに対するメモリリフレシュ制
御が行われている間も、内部メモリに対するメモリ制御
であれば、ＣＰＵが動作しているので、コンピュータ全
体の動作速度が速くなるという効果がある。
【図１】本発明の一実施例のメモリ制御回路のブロック
図である。
図である。
【図２】従来例のメモリ制御回路のブロック図である。
１ 中央演算処理装置（ＣＰＵ） ２ 内部メモリ ３ 外部メモリ ４ アドレス制御回路 ５ データ制御回路 ６ メモリ制御回路 ７ 内部メモリ用メモリリフレシュ制御回路 ８ 外部メモリ用メモリリフレシュ制御回路 ９ リフレシュタイミング発生回路 １０ メモリリフレシュ制御回路 １１ 内部アドレスバス １２ 内部アドレスバス １３ 外部アドレスバス １４ 外部アドレスバス １５ メモリアドレスバス １６ メモリ制御信号 １７ バス制御信号 １９ 内部メモリ制御信号 ２０ 外部メモリ制御信号 ２１ 内部メモリリフレシュ制御信号 ２２ 外部メモリリフレシュ制御信号 ２３ リフレシュタイミング信号 ２４ リフレシュ制御信号
Claims (1)
- 【請求項１】 処理速度の遅いダイナミックメモリによ
り構成される外部メモリと、処理速度の速いダイナミッ
クメモリにより構成される内部メモリとを有し、前記外
部メモリと前記内部メモリのそれぞれの記憶内容を保持
するためのメモリリフレッシュ制御を行うコンピュータ
のメモリ制御回路において、前記内部メモリのメモリリ
フレッシュ制御用の内部メモリリフレッシュ信号を出力
する内部メモリ用メモリリフレッシュ制御回路と、前記
外部メモリのメモリリフレッシュ制御用の外部メモリリ
フレッシュ信号を出力する外部メモリ用メモリリフレッ
シュ制御回路とを備えることを特徴とするメモリ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271534A JPH06124589A (ja) | 1992-10-09 | 1992-10-09 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4271534A JPH06124589A (ja) | 1992-10-09 | 1992-10-09 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124589A true JPH06124589A (ja) | 1994-05-06 |
Family
ID=17501409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4271534A Withdrawn JPH06124589A (ja) | 1992-10-09 | 1992-10-09 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124589A (ja) |
-
1992
- 1992-10-09 JP JP4271534A patent/JPH06124589A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |