JPH06124225A - メモリｉｃ - Google Patents
メモリｉｃInfo
- Publication number
- JPH06124225A JPH06124225A JP16860391A JP16860391A JPH06124225A JP H06124225 A JPH06124225 A JP H06124225A JP 16860391 A JP16860391 A JP 16860391A JP 16860391 A JP16860391 A JP 16860391A JP H06124225 A JPH06124225 A JP H06124225A
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- JP
- Japan
- Prior art keywords
- address
- output
- memory cell
- input
- address counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】アドレスカウンタの外付を要せず高速アクセス
が可能で，ソフトウェアによるアドレスカウンタを要せ
ずマイクロプロセッサのアクセスを可能とし，かつラン
ダムなアクセスも可能とするメモリＩＣの提供。 【構成】プリセット可能なアドレスカウンタ２は，アド
レスバッファ１を介して外部アドレス入力を受ける。ア
ドレスセレクタ３は，アドレスカウンタ２の出力もしく
はアドレスバッファ１の出力のいずれかを選択出力す
る。アドレスコントロール４は，アドレスセレクタの選
択出力によりメモリセルアレイ５の特定のメモリセルを
選択し，入出力データコントロール６は，この選択した
メモリセルに対するデータ入出力を行なう，アドレスカ
ウンタ２に対するプリセット信号がアクティブの時は，
アドレスカウンタ２にアドレスバッファ１の出力をプリ
セットする。アドレスセレクタ３の出力としてアドレス
カウンタ２の出力が選択されているときはメモリセルア
レイ５にアクセスする都度，アドレスカウンタ２を１つ
ずつインクリメントあるいはデクリメントする。
が可能で，ソフトウェアによるアドレスカウンタを要せ
ずマイクロプロセッサのアクセスを可能とし，かつラン
ダムなアクセスも可能とするメモリＩＣの提供。 【構成】プリセット可能なアドレスカウンタ２は，アド
レスバッファ１を介して外部アドレス入力を受ける。ア
ドレスセレクタ３は，アドレスカウンタ２の出力もしく
はアドレスバッファ１の出力のいずれかを選択出力す
る。アドレスコントロール４は，アドレスセレクタの選
択出力によりメモリセルアレイ５の特定のメモリセルを
選択し，入出力データコントロール６は，この選択した
メモリセルに対するデータ入出力を行なう，アドレスカ
ウンタ２に対するプリセット信号がアクティブの時は，
アドレスカウンタ２にアドレスバッファ１の出力をプリ
セットする。アドレスセレクタ３の出力としてアドレス
カウンタ２の出力が選択されているときはメモリセルア
レイ５にアクセスする都度，アドレスカウンタ２を１つ
ずつインクリメントあるいはデクリメントする。
Description
【０００１】
【産業上の利用分野】本発明はメモリＩＣに関し，特に
メモリセルアレイへのアドレスの供給方法を効率化した
メモリＩＣに関する。
メモリセルアレイへのアドレスの供給方法を効率化した
メモリＩＣに関する。
【０００２】
【従来の技術】従来，メモリＩＣにおいては，図２に示
すように，アドレスカウンタはなく，外部アドレス入力
１４は，アドレスバッファ１を介して直接，アドレスコ
ントロール９へ入力され，入出力データコントロール１
０の制御のもとにメモリセルアレイ５に対する外部入力
データ１９の書き込みが行なわれている。
すように，アドレスカウンタはなく，外部アドレス入力
１４は，アドレスバッファ１を介して直接，アドレスコ
ントロール９へ入力され，入出力データコントロール１
０の制御のもとにメモリセルアレイ５に対する外部入力
データ１９の書き込みが行なわれている。
【０００３】あるいはまた，図３に示すよえに，アドレ
スカウンタ１１を設け，アドレスカウンタ１１による連
続的アドレス制御のもとに外部入出力データ１９の書込
み（読出し）を行なっている。
スカウンタ１１を設け，アドレスカウンタ１１による連
続的アドレス制御のもとに外部入出力データ１９の書込
み（読出し）を行なっている。
【０００４】
【発明が解決しようとする課題】この従来のメモリＩＣ
では，図１に示すものでは，例えば通信用バッファとし
て使用する場合，アドレスのアクセスは連続的であり，
高速にアクセスしようとすると外部にアドレスカウンタ
を設けたり，またマイクロプロセッサでアクセスする場
合にはソフトウェアによるアドレスカウンタを必要と
し，煩雑な処理を要するという欠点がある。
では，図１に示すものでは，例えば通信用バッファとし
て使用する場合，アドレスのアクセスは連続的であり，
高速にアクセスしようとすると外部にアドレスカウンタ
を設けたり，またマイクロプロセッサでアクセスする場
合にはソフトウェアによるアドレスカウンタを必要と
し，煩雑な処理を要するという欠点がある。
【０００５】さらに，図３に示すものでは，連続的なア
クセスに対しては高速に行えるが，ランダムなアクセス
ができないため，特定の位置のデータ，例えば通信パケ
ット中の送信元アドレスなどを直接読み書けできず，一
度他のランダムアクセス可能なメモリへ転送してから処
理しなければならないという欠点がある。
クセスに対しては高速に行えるが，ランダムなアクセス
ができないため，特定の位置のデータ，例えば通信パケ
ット中の送信元アドレスなどを直接読み書けできず，一
度他のランダムアクセス可能なメモリへ転送してから処
理しなければならないという欠点がある。
【０００６】本発明の目的は上述した欠点を除去し，ア
ドレスカウンタの外付を要せず高速アクセスが可能であ
り，またソフトウェアによるアドレスカウンタを要せず
マイクロプロセッサのアクセスを可能とし，かつランダ
ムなアクセスも可能としたメモリＩＣを提供することに
ある。
ドレスカウンタの外付を要せず高速アクセスが可能であ
り，またソフトウェアによるアドレスカウンタを要せず
マイクロプロセッサのアクセスを可能とし，かつランダ
ムなアクセスも可能としたメモリＩＣを提供することに
ある。
【０００７】
【課題を解決するための手段】本発明のメモリＩＣは，
複数語のデータを記憶するメモリセルアレイと，プリセ
ット可能なアドレスカウンタと，外部アドレス入力と前
記アドレスカウンタの出力を外部セレクト信号により切
り換えて出力するアドレスセレクタと，前記アドレスセ
レクタの出力アドレスから前記メモリセルアレイの特定
の１語を選択するアドレスコントロールと，前記アドレ
スコントロールによって選択された前記メモリセルアレ
イの特定のメモリセルに対し外部からの入力データを書
き込むかもしくは選択されたメモリセルの記憶データを
外部へ出力する入出力データコントローラとを有し，前
記アドレスカウンタをプリセットする信号がアクティブ
な場合の前記メモリセルアレイへのアクセスに対しては
前記外部アドレス入力自体を前記アドレスカウンタの内
部へプリセットし，前記アドレスセレクタの出力として
前記アドレスカウンタの出力が選択されている場合には
前記メモリセルアレイへのアクセス毎に前記アドレスカ
ウンタを１つづつインクリメントあるいはデクリメント
して入力する構成を有する。
複数語のデータを記憶するメモリセルアレイと，プリセ
ット可能なアドレスカウンタと，外部アドレス入力と前
記アドレスカウンタの出力を外部セレクト信号により切
り換えて出力するアドレスセレクタと，前記アドレスセ
レクタの出力アドレスから前記メモリセルアレイの特定
の１語を選択するアドレスコントロールと，前記アドレ
スコントロールによって選択された前記メモリセルアレ
イの特定のメモリセルに対し外部からの入力データを書
き込むかもしくは選択されたメモリセルの記憶データを
外部へ出力する入出力データコントローラとを有し，前
記アドレスカウンタをプリセットする信号がアクティブ
な場合の前記メモリセルアレイへのアクセスに対しては
前記外部アドレス入力自体を前記アドレスカウンタの内
部へプリセットし，前記アドレスセレクタの出力として
前記アドレスカウンタの出力が選択されている場合には
前記メモリセルアレイへのアクセス毎に前記アドレスカ
ウンタを１つづつインクリメントあるいはデクリメント
して入力する構成を有する。
【０００８】
【実施例】次に，本発明について図面を参照して説明す
る。
る。
【０００９】図１は，本発明の一実施例のメモリＩＣの
構成を示すブロック図である。
構成を示すブロック図である。
【００１０】図１に示す実施例の構成は，外部アドレス
入力１０を一時記憶するアドレスバッファ１と，プリセ
ット可能なアドレスカウンタ２と，外部アドレス入力と
アドレスカウンタ２の出力を外部セレクト信号で切り換
えて出力するアドレスセレクタ３と，アドレスセレクタ
３の出力アドレスからメモリセルアレイ５の特定の１語
を選択するアドレスコントロール４と，複数語のデータ
の記憶可能なメモリセルアレイ５と，アドレスコントロ
ール４で選択されたメモリセルアレイ５の特定のメモリ
セルに対して外部からの入力データを書き込むか，もし
くは選択されたメモリセルの記憶データを外部に出力す
る入出力データコントロール６のほか，ＯＲゲート７お
よびＡＮＤゲート８を備えて構成される。
入力１０を一時記憶するアドレスバッファ１と，プリセ
ット可能なアドレスカウンタ２と，外部アドレス入力と
アドレスカウンタ２の出力を外部セレクト信号で切り換
えて出力するアドレスセレクタ３と，アドレスセレクタ
３の出力アドレスからメモリセルアレイ５の特定の１語
を選択するアドレスコントロール４と，複数語のデータ
の記憶可能なメモリセルアレイ５と，アドレスコントロ
ール４で選択されたメモリセルアレイ５の特定のメモリ
セルに対して外部からの入力データを書き込むか，もし
くは選択されたメモリセルの記憶データを外部に出力す
る入出力データコントロール６のほか，ＯＲゲート７お
よびＡＮＤゲート８を備えて構成される。
【００１１】次に，本実施例の動作について説明する。
【００１２】外部アドレス入力１４は，まずアドレスバ
ッファ１を介してアドレスカウンタ２のプリセット入力
とアドレスカウンタ３のＢ入力として供給される。
ッファ１を介してアドレスカウンタ２のプリセット入力
とアドレスカウンタ３のＢ入力として供給される。
【００１３】アドレスカウンタ２は外部からカウント方
向信号２０とカウンタプリセット信号２１を受け，その
出力はアドレスセレクタ３の他方のＡ入力として供給さ
れる。アドレスカウンタ３はアドレスセレクト信号１７
の指定に応じてＡ入力あるいはＢ入力のいづれかをアド
レスコントロール４へ出力する。
向信号２０とカウンタプリセット信号２１を受け，その
出力はアドレスセレクタ３の他方のＡ入力として供給さ
れる。アドレスカウンタ３はアドレスセレクト信号１７
の指定に応じてＡ入力あるいはＢ入力のいづれかをアド
レスコントロール４へ出力する。
【００１４】アドレスコントロール４は，入力されたい
ずれかのアドレスデータによりメモリスレアレイ５の特
定のセルを選択し，イネーブル信号１８が真で，かつ読
出し信号１５が真のとき，ＯＲゲート７とＡＮＤゲート
８によるゲート動作で選択されたセルに記憶されている
データを，入出力コントロール部６の制御のもとに外部
へ出力する。
ずれかのアドレスデータによりメモリスレアレイ５の特
定のセルを選択し，イネーブル信号１８が真で，かつ読
出し信号１５が真のとき，ＯＲゲート７とＡＮＤゲート
８によるゲート動作で選択されたセルに記憶されている
データを，入出力コントロール部６の制御のもとに外部
へ出力する。
【００１５】一方，イネーブル信号１８が真で，かつ書
込み信号１６が真のときには，外部入力データを入出力
データコントロール部６の制御のもとに選択されたセル
に書き込む。
込み信号１６が真のときには，外部入力データを入出力
データコントロール部６の制御のもとに選択されたセル
に書き込む。
【００１６】また，読出し信号１５と書込み信号１６
は，ＯＲゲート７により論理和がとられ，さらにイネー
ブル信号１８とＯＲゲート７の出力とはＡＮＤゲート８
で論理積がとられ，アドレスカウンタ２のクロック（Ｃ
Ｋ）入力となる。
は，ＯＲゲート７により論理和がとられ，さらにイネー
ブル信号１８とＯＲゲート７の出力とはＡＮＤゲート８
で論理積がとられ，アドレスカウンタ２のクロック（Ｃ
Ｋ）入力となる。
【００１７】アドレスカウンタ２のカウンタプリセット
信号２１は，アドレスカウンタ２のプリセット入力（Ｐ
Ｒ）に接続され，この信号が真のとき，アドレスカウン
タ２はクロック入力により外部アドレス入力１４をプリ
セットする。
信号２１は，アドレスカウンタ２のプリセット入力（Ｐ
Ｒ）に接続され，この信号が真のとき，アドレスカウン
タ２はクロック入力により外部アドレス入力１４をプリ
セットする。
【００１８】今，セレクト信号１７が，外部アドレス入
力１４を選択するようにセットすると，メモリセルアレ
イ５へのアクセスは，一般的なＲＡＭと同様にランダム
に行え，またセレクト信号１７がアドレスカウンタ２の
出力を選択するようにセットさると，メモリセルアレイ
５へのアクセスの都度自動的にアドレスカウンタ２はカ
ウント方向信号２０に従ってインクリメントあるいはデ
クリメントされ，外部アドレスの入力の必要無しに連続
的なデータの読み出し，あるいは書き込みが行え，例え
ばマイクロプロセッサが連続的にアクセスする場合で
も，最初にセレクト信号１７を外部アドレスデータ側に
して開始アドレスをダミーアクセスするだけで，以後ソ
フトウェアによるアドレス管理の必要なく連続データの
入出力が行える。
力１４を選択するようにセットすると，メモリセルアレ
イ５へのアクセスは，一般的なＲＡＭと同様にランダム
に行え，またセレクト信号１７がアドレスカウンタ２の
出力を選択するようにセットさると，メモリセルアレイ
５へのアクセスの都度自動的にアドレスカウンタ２はカ
ウント方向信号２０に従ってインクリメントあるいはデ
クリメントされ，外部アドレスの入力の必要無しに連続
的なデータの読み出し，あるいは書き込みが行え，例え
ばマイクロプロセッサが連続的にアクセスする場合で
も，最初にセレクト信号１７を外部アドレスデータ側に
して開始アドレスをダミーアクセスするだけで，以後ソ
フトウェアによるアドレス管理の必要なく連続データの
入出力が行える。
【００１９】このようにして，外付回路を付加すること
なくメモリセルに対する高速なデータの入出力処理が可
能となり，またマイクロプロセッサで制御する場合でも
ソフトウェアによるアドレスカウンタを要せずメモリセ
ルへのアクセスが可能となる。
なくメモリセルに対する高速なデータの入出力処理が可
能となり，またマイクロプロセッサで制御する場合でも
ソフトウェアによるアドレスカウンタを要せずメモリセ
ルへのアクセスが可能となる。
【００２０】
【発明の効果】以上説明したように本発明は，複数語の
データを記憶するメモリセルアレイと，プリセット可能
なアドレスカウンタと，外部アドレス入力とアドレスカ
ウンタの出力を外部セレクト信号により切り換えて出力
するアドレスセレクタと，アドレスセレクタの出力アド
レスよりメモリセルアレイの特定のメモリセルを選択す
るアドレスコントロールと，選択されたセルに対しデー
タの入出力を行なう入出力データコントロールを備え，
アドレスカウンタのプリセット信号がアクティブな時の
メモリセルアアクセスに対してはアドレスカウンタに対
してその時の外部アドレス入力データをプリセットし，
アドレスカウンタの出力としてアドレスカウンタの出力
が選択されている場合には，メモリセルアレイへのアク
セスの都度アドレスカウンタを１つづつインクリメント
あるいはデクリメントできるため，メモリセルへのラン
ダムアクセスはもとより，特別な外付回路無しに高速に
連続するメモリセルへのデータの入出力が可能となり，
またマイクロプロセッサなどで制御する場合においても
連続するメモリセルへのアクセスにはソフトウェアによ
るアドレスカウンタが不要となる効果を有する。
データを記憶するメモリセルアレイと，プリセット可能
なアドレスカウンタと，外部アドレス入力とアドレスカ
ウンタの出力を外部セレクト信号により切り換えて出力
するアドレスセレクタと，アドレスセレクタの出力アド
レスよりメモリセルアレイの特定のメモリセルを選択す
るアドレスコントロールと，選択されたセルに対しデー
タの入出力を行なう入出力データコントロールを備え，
アドレスカウンタのプリセット信号がアクティブな時の
メモリセルアアクセスに対してはアドレスカウンタに対
してその時の外部アドレス入力データをプリセットし，
アドレスカウンタの出力としてアドレスカウンタの出力
が選択されている場合には，メモリセルアレイへのアク
セスの都度アドレスカウンタを１つづつインクリメント
あるいはデクリメントできるため，メモリセルへのラン
ダムアクセスはもとより，特別な外付回路無しに高速に
連続するメモリセルへのデータの入出力が可能となり，
またマイクロプロセッサなどで制御する場合においても
連続するメモリセルへのアクセスにはソフトウェアによ
るアドレスカウンタが不要となる効果を有する。
【図１】本発明の一実施例のメモリＩＣの構成を示すブ
ロック図である。
ロック図である。
【図２】従来のメモリＩＣの第一例の構成を示すブロッ
ク図である。
ク図である。
【図２】従来のメモリＩＣの第二例の構成を示すブロッ
ク図である。
ク図である。
１ アドレスバッファ ２ アドレスカウンタ ３ アドレスセレクタ ４ アドレスコントロール ５ メモリセルアレイ ６ 入出力データコントロール ７ ＯＲゲート ８ ＡＮＤゲート ９ アドレスコントロール １０ 入出力データコントロール １１ アドレスカウンタ １２ アドレスコントロール １３ 入出力データコントロール
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明の一実施例のメモリＩＣの構成を示すブ
ロック図である。
ロック図である。
【図２】従来のメモリＩＣの第一例の構成を示すブロッ
ク図である。
ク図である。
【図３】従来のメモリＩＣの第二例の構成を示すブロッ
ク図である。
ク図である。
【符号の説明】 １ アドレスバッファ ２ アドレスカウンタ ３ アドレスセレクタ ４ アドレスコントロール ５ メモリセルアレイ ６ 入出力データコントロール ７ ＯＲゲート ８ ＡＮＤゲート ９ アドレスコントロール １０ 入出力データコントロール １１ アドレスカウンタ １２ アドレスコントロール １３ 入出力データコントロール
Claims (1)
- 【請求項１】 複数語のデータを記憶するメモリセルア
レイと，プリセット可能なアドレスカウンタと，外部ア
ドレス入力と前記アドレスカウンタの出力を外部セレク
ト信号により切り換えて出力するアドレスセレクタと，
前記アドレスセレクタの出力アドレスから前記メモリセ
ルアレイの特定の１語を選択するアドレスコントロール
と，前記アドレスコントロールによって選択された前記
メモリセルアレイの特定のメモリセルに対し外部からの
入力データを書き込むかもしくは選択されたメモリセル
の記憶データを外部へ出力する入出力データコントロー
ラとを有し，前記アドレスカウンタをプリセットする信
号がアクティブな場合の前記メモリセルアレイへのアク
セスに対しては前記外部アドレス入力自体を前記アドレ
スカウンタの内部へプリセットし，前記アドレスセレク
タの出力として前記アドレスカウンタの出力が選択され
ている場合には前記メモリセルアレイへのアクセス毎に
前記アドレスカウンタを１つづつインクリメントあるい
はデクリメントして入力することを特徴とするメモリＩ
Ｃ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16860391A JPH06124225A (ja) | 1991-07-10 | 1991-07-10 | メモリｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16860391A JPH06124225A (ja) | 1991-07-10 | 1991-07-10 | メモリｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124225A true JPH06124225A (ja) | 1994-05-06 |
Family
ID=15871123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16860391A Withdrawn JPH06124225A (ja) | 1991-07-10 | 1991-07-10 | メモリｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124225A (ja) |
-
1991
- 1991-07-10 JP JP16860391A patent/JPH06124225A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |