JPH06120505A - Thin film transistor - Google Patents
Thin film transistorInfo
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- JPH06120505A JPH06120505A JP27006392A JP27006392A JPH06120505A JP H06120505 A JPH06120505 A JP H06120505A JP 27006392 A JP27006392 A JP 27006392A JP 27006392 A JP27006392 A JP 27006392A JP H06120505 A JPH06120505 A JP H06120505A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、アモルファスシリコン
を用いた薄膜トランジスタの構造に関し、特に液晶ディ
スプレイ等で用いられるアクティブマトリクス駆動用の
薄膜トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a thin film transistor using amorphous silicon, and more particularly to an active matrix driving thin film transistor used in a liquid crystal display or the like.
【0002】[0002]
【従来の技術】従来のこの種の薄膜トランジスタは図5
に示すように、ガラス基板31上にアルミニウム、クロ
ム、タンタル等の金属ゲート電極32を設け、その上に
アモルファス窒化シリコン等のゲート絶縁膜34と、ア
モルファスシリコンを島状に加工した半導体層(以下ア
イランド層と称する)33と、このアイランド層の上に
リンをドープしたn型アモルファスシリコンを用いたオ
ーミックコンタクト層35とアルミニウム、クロム等を
用いたソース電極36およびドレイン電極37とアモル
ファス窒化シリコン等によるパシベーション膜38によ
って構成されていた。2. Description of the Related Art A conventional thin film transistor of this type is shown in FIG.
As shown in FIG. 3, a metal gate electrode 32 of aluminum, chromium, tantalum, or the like is provided on a glass substrate 31, a gate insulating film 34 of amorphous silicon nitride or the like, and a semiconductor layer obtained by processing amorphous silicon into islands (hereinafter 33), an ohmic contact layer 35 using phosphorus-doped n-type amorphous silicon, a source electrode 36 and a drain electrode 37 using aluminum, chromium, etc., and amorphous silicon nitride, etc. It was composed of the passivation film 38.
【0003】この薄膜トランジスタの動作について図を
用いて簡単に説明する。図6はこの薄膜トランジスタの
チャネル部となるゲート絶縁膜と半導体層界面近辺のエ
ネルギーバンドの状態を示している。図6(a)はオン
動作の状態である。ゲート電極に正の電圧を印加してお
り、ゲート絶縁膜とアモルファスシリコン層(アイラン
ド層)の界面に負電荷が誘起されてチャネル部分のバン
ドは下方に曲がり、キャリアの蓄積層となる。このため
この部分は抵抗が低下する。図6(b)はオフ動作の状
態である。ゲート電極に負の電圧を印加しており、チャ
ネル部分のバンドが上方に曲がっておりキャリア電子の
空乏層ができる。従ってこの部分の抵抗は高くなる。The operation of this thin film transistor will be briefly described with reference to the drawings. FIG. 6 shows the state of the energy band near the interface between the semiconductor layer and the gate insulating film that serves as the channel portion of this thin film transistor. FIG. 6A shows an ON operation state. A positive voltage is applied to the gate electrode, negative charges are induced at the interface between the gate insulating film and the amorphous silicon layer (island layer), the band in the channel portion bends downward, and becomes a carrier storage layer. For this reason, the resistance of this portion decreases. FIG. 6B shows an off operation state. A negative voltage is applied to the gate electrode, the band of the channel portion is bent upward, and a depletion layer of carrier electrons is formed. Therefore, the resistance of this portion becomes high.
【0004】[0004]
【発明が解決しようとする課題】この従来の薄膜トラン
ジスタでは、アイランド層とパシベーション膜界面(以
下バックチャネル界面と称す)が前述のゲート絶縁膜と
アイランド層界面(以下チャネル界面と称す)と同様の
状態となっている。すなわち、アイランド層の両側に絶
縁層があり同じになっている。そのためパシベーション
膜中に正イオン等が入ったり正の電荷トラップ準位等が
あった場合、これらの生ずる電界効果により図7(a)
に示すようにバックチャネル界面の伝導帯がフェルミ準
位の方へ曲がりオフ動作時に流れるリーク電流が増大す
るという問題点があった。In this conventional thin film transistor, the interface between the island layer and the passivation film (hereinafter referred to as the back channel interface) is similar to the above-described gate insulating film and the island layer interface (hereinafter referred to as the channel interface). Has become. That is, there are insulating layers on both sides of the island layer and they are the same. Therefore, when positive ions or the like are contained in the passivation film or there are positive charge trap levels or the like, the electric field effect generated by these causes the electric field effect shown in FIG.
As shown in, there is a problem that the conduction band at the back channel interface bends toward the Fermi level and the leak current flowing during the off operation increases.
【0005】[0005]
【課題を解決するための手段】本発明は、絶縁基板上に
ゲート電極、ゲート絶縁膜、島状に加工した半導体層、
オーミックコンタクト層、ソースおよびドレイン電極、
パシベーション膜を順次積層して形成される逆スタガー
型薄膜トランジスタにおいて、島状に加工した半導体層
とパシベーション膜の界面部分の少なくとも一部にP型
にドープした半導体層を有することを特徴とする。The present invention provides a gate electrode, a gate insulating film, an island-shaped semiconductor layer on an insulating substrate,
Ohmic contact layer, source and drain electrodes,
An inverted staggered thin film transistor formed by sequentially laminating a passivation film is characterized by having a P-type doped semiconductor layer in at least a part of an interface between the island-shaped semiconductor layer and the passivation film.
【0006】[0006]
【作用】半導体層とパシベーション膜の界面にP型の半
導体層を設けると、この部分のキャリア電子密度が下が
るため、図7(b)に示すようにパシベーション膜中に
正の電荷が生じても、伝導帯の曲がりはフェルミ準位か
ら遠くなりリーク電流が増大することはなくなる。When a P-type semiconductor layer is provided at the interface between the semiconductor layer and the passivation film, the carrier electron density in this portion decreases, so that even if positive charges are generated in the passivation film as shown in FIG. 7B. , The conduction band bend becomes far from the Fermi level, and the leak current does not increase.
【0007】[0007]
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明の第1の実施例の薄膜トランジスタの
縦断面図である。厚さ約1mmのガラス基板11上に金
属クロム1000オングストロームをスパッタ法で成膜
し、これをフォトリソグラフィとウェットエッチング法
によりパターン化しゲート電極12を形成する。次にプ
ラズマCVD法によりシリコン窒化膜から成るゲート絶
縁膜14を形成する。この上にアモルファスシリコン膜
(a−Si膜)、リンをドープしたアモルファスシリコ
ン膜(n+ −a−Si膜)をそれぞれ2000オングス
トローム、500オングストローム成長させ、a−Si
膜とn+ −a−Si膜をフォトリソグラフィとドライエ
ッチング法によりゲート電極上に所定の形状で島状に加
工してアイランド層13とオーミックコンタクト層15
を形成する。この上に電極材として金属クロム膜150
0オングストロームをスパッタ法で成膜しフォトリソグ
ラフィとドライエッチング法により所定の形状のソース
電極16及びドレイン電極17を形成する。次にソース
およびドレイン電極が被っていない部分のn+ −a−S
i膜をドライエッチング法でエッチング除去しソースと
ドレイン電極間を分離する。そしてこの上にボロンをド
ープしたP型アモルファスシリコン膜を200オングス
トロームの厚さに成膜し、ソース及びドレイン電極に接
触しないようにフォトリソグラフィとドライエッチング
法によりパターニングしてチャネル中央部にP型Si層
19を形成する。そして全体に対してシリコン窒化膜を
4000オングストロームの厚さで成膜し、電極パッド
等の部分をフォトリソグラフィとドライエッチング法で
除去しパシベーション膜18を形成する。最後に全体を
250℃の不活性ガスの雰囲気中で約2時間アニールし
て薄膜トランジスタは完成する。The present invention will be described below with reference to the drawings. 1 is a vertical sectional view of a thin film transistor according to a first embodiment of the present invention. On the glass substrate 11 having a thickness of about 1 mm, metal chrome 1000 angstrom is formed into a film by a sputtering method, and this is patterned by photolithography and wet etching method to form the gate electrode 12. Next, the gate insulating film 14 made of a silicon nitride film is formed by the plasma CVD method. An amorphous silicon film (a-Si film) and a phosphorus-doped amorphous silicon film (n + -a-Si film) are grown on this to 2000 angstroms and 500 angstroms, respectively.
The film and the n + -a-Si film are processed into an island shape in a predetermined shape on the gate electrode by photolithography and dry etching to form the island layer 13 and the ohmic contact layer 15.
To form. On top of this, a metal chromium film 150 is used as an electrode
A film of 0 angstrom is formed by a sputtering method, and a source electrode 16 and a drain electrode 17 having a predetermined shape are formed by photolithography and dry etching. Next, the n + -a-S of the portion not covered by the source and drain electrodes
The i film is removed by dry etching to separate the source and drain electrodes. Then, a P-type amorphous silicon film doped with boron is formed to a thickness of 200 angstroms on this, and is patterned by photolithography and dry etching so as not to contact the source and drain electrodes, and P-type Si is formed at the center of the channel. Form layer 19. Then, a silicon nitride film having a thickness of 4000 Å is formed on the entire surface, and portions such as electrode pads are removed by photolithography and dry etching to form a passivation film 18. Finally, the whole is annealed in an inert gas atmosphere at 250 ° C. for about 2 hours to complete the thin film transistor.
【0008】図2は本発明の第2の実施例の縦断面図で
ある。本実施例では、ソース電極16およびドレイン電
極17の形成後アイランド層13の表面にイオン注入法
で浅くP型アモルファスシリコン領域20を形成する。
この実施例ではP型アモルファスシリコン領域の形成に
フォトリソグラフィとエッチング工程が不要となる利点
がある。FIG. 2 is a vertical sectional view of the second embodiment of the present invention. In this embodiment, a shallow P-type amorphous silicon region 20 is formed by ion implantation on the surface of the island layer 13 after the source electrode 16 and the drain electrode 17 are formed.
This embodiment has the advantage that the photolithography and etching steps are unnecessary for forming the P-type amorphous silicon region.
【0009】図3は本発明の第3の実施例を示すアクテ
ィブマトリクスLCDを構成するTFTの断面図であ
る。図4(a),(b)は図3に示すTFT構造を得る
ための途中工程を示すTFT基板の断面図である。ガラ
ス基板21上にゲート電極22を形成し、その上にゲー
ト絶縁膜23とa−Si膜24を設ける。このa−Si
膜24は真性半導体の特性を出すためP型あるいはn形
の不純物濃度を1010cm-2以下とする。次にプラズマ
CVD法により、モノシラン(SiH4 )及び不純物供
給源としてジボラン(B2 H6 )を用いることでP形S
i層25を得る。さらにエッチング時のストッパーに用
いるシリコン窒化膜26を堆積する(図4(a))。FIG. 3 is a sectional view of a TFT which constitutes an active matrix LCD showing a third embodiment of the present invention. 4A and 4B are cross-sectional views of the TFT substrate showing an intermediate step for obtaining the TFT structure shown in FIG. The gate electrode 22 is formed on the glass substrate 21, and the gate insulating film 23 and the a-Si film 24 are provided thereon. This a-Si
The film 24 has a p-type or n-type impurity concentration of 10 10 cm -2 or less in order to exhibit the characteristics of an intrinsic semiconductor. Next, by plasma CVD, monosilane (SiH 4 ) and diborane (B 2 H 6 ) as an impurity supply source are used to form a P-type S.
The i layer 25 is obtained. Further, a silicon nitride film 26 used as a stopper during etching is deposited (FIG. 4A).
【0010】ここでP形Si層25はチャネル部の電位
分布ひいてはチャネル電流に影響を及ぼさないために薄
層化し、かつ必要以上のP形不純物濃度を与えないこと
が望ましい。このためP形Si層25は少くともa−S
i膜24に比して1/5以下の厚さにすることが望まし
い。又、不純物濃度は1011cm-2のオーダさえ存在す
れば十分である。Here, it is desirable that the P-type Si layer 25 be made thin so as not to affect the potential distribution of the channel portion and thus the channel current, and not give an unnecessary P-type impurity concentration. Therefore, the P-type Si layer 25 is at least aS
It is desirable that the thickness is 1/5 or less of that of the i film 24. Further, it is sufficient that the impurity concentration is on the order of 10 11 cm -2 .
【0011】次にフォトリソグラフィとエッチング工程
によりシリコン窒化膜26とP形Si層25のパターニ
ングを行う(図4(b))。このP形Si層25のエッ
チング時にオーバーエッチングによるパターン変換を小
さくする上でもP形Si層25の膜厚は薄い方が望まし
い。この後の工程は通常のTFT工程と同じく、n+−
a−Si膜27、ソース電極28、ドレイン電極29、
パシベーション膜30の堆積とパターニングを繰り返し
て図3に示す本実施例のTFT構造を得る。Next, the silicon nitride film 26 and the P-type Si layer 25 are patterned by photolithography and etching processes (FIG. 4B). It is desirable that the thickness of the P-type Si layer 25 is thin in order to reduce the pattern conversion due to overetching when the P-type Si layer 25 is etched. The subsequent steps as in the conventional TFT process, n + -
a-Si film 27, source electrode 28, drain electrode 29,
By repeating the deposition and patterning of the passivation film 30, the TFT structure of this embodiment shown in FIG. 3 is obtained.
【0012】上記実施例ではP形Si層をプラズマCV
D法で形成したが、a−Si膜へBをイオン注入して形
成してもよい。この方法は、イオン注入法の制御性の良
さからP形不純物イオン注入層深さ及びP形不純物濃度
をプラズマCVD法よりも再現性良く制御できる長所が
ある。In the above embodiment, the plasma CV is applied to the P-type Si layer.
Although formed by the D method, B may be ion-implanted into the a-Si film. This method has the advantage that the P-type impurity ion-implanted layer depth and the P-type impurity concentration can be controlled more reproducibly than the plasma CVD method because of the good controllability of the ion implantation method.
【0013】図8は本発明による薄膜トランジスタと従
来の薄膜トランジスタのゲート電圧一電流特性の比較を
示すグラフである。この図からわかるように本発明の薄
膜トランジスタはリーク電流が低く抑えられている。FIG. 8 is a graph showing a comparison of the gate voltage-current characteristics of the thin film transistor according to the present invention and the conventional thin film transistor. As can be seen from this figure, the thin film transistor of the present invention has a low leak current.
【0014】[0014]
【発明の効果】以上説明したように本発明は逆スタガー
型薄膜トランジスタの半導体層とパシベーション膜の界
面又は半導体層とシリコン窒化膜の界面にP型の半導体
層を設けることにより、パシベーション膜中に入った正
イオンや正の電荷トラップ等による電界効果で増大する
リーク電流を抑制するという効果を有する。As described above, according to the present invention, by providing a P-type semiconductor layer at the interface between the semiconductor layer and the passivation film of the inverted stagger type thin film transistor or at the interface between the semiconductor layer and the silicon nitride film, the P-type semiconductor layer enters the passivation film. Further, it has an effect of suppressing the leak current which increases due to the electric field effect due to positive ions, positive charge traps and the like.
【図1】本発明の第1の実施例の断面図である。FIG. 1 is a cross-sectional view of a first embodiment of the present invention.
【図2】本発明の第2の実施例の断面図である。FIG. 2 is a sectional view of a second embodiment of the present invention.
【図3】本発明の第3の実施例の断面図である。FIG. 3 is a sectional view of a third embodiment of the present invention.
【図4】(a),(b)は第3の実施例の途中の製造工
程を示す断面図である。4A and 4B are cross-sectional views showing a manufacturing process in the middle of the third embodiment.
【図5】従来の薄膜トランジスタの断面図である。FIG. 5 is a cross-sectional view of a conventional thin film transistor.
【図6】(a),(b)は薄膜トランジスタの基本動作
原理を示す図である。6A and 6B are diagrams showing a basic operation principle of a thin film transistor.
【図7】(a),(b)は従来技術の問題点と本発明に
よる解決点を説明する図である。7 (a) and 7 (b) are views for explaining the problems of the prior art and the problems of the present invention.
【図8】本発明の効果を示す薄膜トランジスタのゲート
電圧−電流特性曲線図である。FIG. 8 is a gate voltage-current characteristic curve diagram of a thin film transistor showing the effect of the present invention.
11,21,31 ガラス基板 12,22,32 ゲート電極 13,33 アイランド層 14,23,34 ゲート絶縁膜 15,35 オーミックコンタクト層 18,28,36 ソース電極 17,29,37 ドレイン電極 18,30,38 パシベーション膜 19,25 P型Si層 20 P形Si領域 24 a−Si膜 26 シリコン窒化膜 27 n+ −a−Si膜11, 21, 31 Glass substrate 12, 22, 32 Gate electrode 13, 33 Island layer 14, 23, 34 Gate insulating film 15, 35 Ohmic contact layer 18, 28, 36 Source electrode 17, 29, 37 Drain electrode 18, 30 , 38 passivation film 19, 25 P-type Si layer 20 P-type Si region 24 a-Si film 26 silicon nitride film 27 n + -a-Si film
Claims (2)
膜、島状に加工した半導体層、オーミックコンタクト
層、ソース及びドレイン電極、パシベーション膜を順次
積層して形成される逆スタガー型薄膜トランジスタにお
いて、前記島状に加工した半導体層とパシベーション膜
の界面部分の少なくとも一部にP形にドープした半導体
層を有することを特徴とする薄膜トランジスタ。1. An inverted staggered thin film transistor formed by sequentially stacking a gate electrode, a gate insulating film, an island-shaped semiconductor layer, an ohmic contact layer, source and drain electrodes, and a passivation film on an insulating substrate, A thin film transistor having a P-type doped semiconductor layer on at least a part of an interface between a semiconductor layer processed into an island shape and a passivation film.
膜、アモルファスSi膜、P形Si層、オーミックコン
タクト層、ソースおよびドレイン電極、パシベーション
膜を順次積層して形成される逆スタガー型薄膜トランジ
スタにおいて、前記アモルファスSi膜のP形あるいは
N形不純物濃度が1010cm-2のオーダ以下であり、前
記P形Si層の不純物濃度が1011cm-2のオーダ以上
であることを特徴とする薄膜トランジスタ。2. An inverted staggered thin film transistor formed by sequentially stacking a gate electrode, a gate insulating film, an amorphous Si film, a P-type Si layer, an ohmic contact layer, a source and drain electrode, and a passivation film on an insulating substrate. A thin film transistor, wherein the P-type or N-type impurity concentration of the amorphous Si film is 10 10 cm -2 or less and the impurity concentration of the P-type Si layer is 10 11 cm -2 or more.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27006392A JPH06120505A (en) | 1992-10-08 | 1992-10-08 | Thin film transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27006392A JPH06120505A (en) | 1992-10-08 | 1992-10-08 | Thin film transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06120505A true JPH06120505A (en) | 1994-04-28 |
Family
ID=17481005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27006392A Pending JPH06120505A (en) | 1992-10-08 | 1992-10-08 | Thin film transistor |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06120505A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012172617A1 (en) * | 2011-06-17 | 2012-12-20 | パナソニック株式会社 | Thin-film transistor and method of manufacturing thin-film transistor |
JP2015005757A (en) * | 2009-02-13 | 2015-01-08 | 株式会社半導体エネルギー研究所 | Semiconductor device |
JPWO2012172617A1 (en) * | 2011-06-17 | 2015-02-23 | パナソニック株式会社 | THIN FILM TRANSISTOR AND METHOD FOR PRODUCING THIN FILM TRANSISTOR |
WO2019234892A1 (en) * | 2018-06-07 | 2019-12-12 | 堺ディスプレイプロダクト株式会社 | Thin-film transistor and manufacturing method therefor |
-
1992
- 1992-10-08 JP JP27006392A patent/JPH06120505A/en active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990223 |