JPH0590589A - Thin film transistor and manufacture thereof - Google Patents
Thin film transistor and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶表示装置のスイッ
チング素子、或はスタティックＲＡＭ（ＳＲＡＭ）のメ
モリセル内の負荷素子等に用いられる薄膜トランジスタ
（以下、ＴＦＴと略す）及びその製造方法に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (hereinafter abbreviated as TFT) used as a switching element of a liquid crystal display device or a load element in a memory cell of a static RAM (SRAM), and a method for manufacturing the same. Is.
【０００２】[0002]
【従来の技術】上記ＴＦＴとして、従来、図６又は図７
に示すものが知られている。図６に示すＴＦＴは、絶縁
性基板３１の上にポリシリコンからなる半導体層３２が
形成されている。この半導体層３２は、両端部がＮ+の
ソース・ドレイン領域４０ａ、４０ｂとなっており、そ
の間の中央部がチャネル領域３９となっている。上記半
導体層３２が形成された基板３１の上には、２箇所に設
けたコンタクトホール３７ａ、３７ｂを除く全面にわた
りゲート絶縁膜３３が形成され、このゲート絶縁膜３３
の上であって、前記チャネル領域３９の上方部分にはゲ
ート電極３４が形成されている。2. Description of the Related Art Conventionally, as the above TFT, FIG.
The ones shown in are known. In the TFT shown in FIG. 6, a semiconductor layer 32 made of polysilicon is formed on an insulating substrate 31. The semiconductor layer 32 has N + source / drain regions 40a and 40b at both ends, and a channel region 39 at the center between them. On the substrate 31 on which the semiconductor layer 32 is formed, a gate insulating film 33 is formed over the entire surface except for the contact holes 37a and 37b provided at two places.
A gate electrode 34 is formed above the channel region 39 and above the channel region 39.
【０００３】この状態の基板３１の上には、前記コンタ
クトホール３７ａ、３７ｂを除いて層間絶縁膜３６が形
成されている。コンタクトホール３７ａ、３７ｂは、層
間絶縁膜３６及び上記ゲート絶縁膜３３を貫通してい
る。層間絶縁膜３６の上には、コンタクトホール３７
ａ、３７ｂに一部充填して電極３８ａ、３８ｂが或る範
囲に形成されている。An interlayer insulating film 36 is formed on the substrate 31 in this state except the contact holes 37a and 37b. The contact holes 37a and 37b penetrate the interlayer insulating film 36 and the gate insulating film 33. A contact hole 37 is formed on the interlayer insulating film 36.
Electrodes 38a and 38b are formed in a certain range by partially filling a and 37b.
【０００４】一方、図７に示すＴＦＴは、半導体層３２
を除いて図６のものと同様に形成されており、異なって
いる半導体層３２の部分は次のようになっている。即
ち、半導体層３２のゲート電極３４と対向する中央部に
形成されたチャネル領域３９と左端にあるＮ+のソース
領域４０ａとの間にＮ-の低濃度ソース領域４１ａが形
成され、チャネル領域３９と右端にあるＮ+のドレイン
領域４０ｂとの間にＮ-の低濃度ドレイン領域４１ｂが
形成された、いわゆるＬＤＤ構造となっている。On the other hand, the TFT shown in FIG. 7 has a semiconductor layer 32.
The semiconductor layer 32 is formed in the same manner as that of FIG. 6 except for the above, and the different portions of the semiconductor layer 32 are as follows. That is, the N − low-concentration source region 41 a is formed between the channel region 39 formed in the central portion of the semiconductor layer 32 facing the gate electrode 34 and the N + source region 40 a at the left end, and the channel region 39 is formed. Has a so-called LDD structure in which an N − low-concentration drain region 41b is formed between the N + drain region 40b at the right end.
【０００５】ところで、ＴＦＴは、リーク電流（オフ電
流）が小さく、オン電流が大きいという特性、即ちオン
・オフ電流比が高いことが要求される。By the way, the TFT is required to have a small leak current (off current) and a large on current, that is, a high on / off current ratio.
【０００６】その理由は、液晶表示装置の場合には、短
時間に絵素電極へ電荷を充電する必要がある為に大きな
オン電流が、また充電された電荷を１フレームの間保持
する必要がある為に低いオフ電流が要求されるからであ
る。また、ＳＲＡＭの場合には、消費電流を低減する為
に低オフ電流が、また耐ノイズ性や耐放射線性を良くし
てメモリセルを安定化させる為に大きなオン電流が要求
されるからである。The reason for this is that in the case of a liquid crystal display device, it is necessary to charge the pixel electrodes in a short time, so that a large on-current is required, and it is necessary to hold the charged charges for one frame. This is because a low off-state current is required because of this. Further, in the case of the SRAM, a low off current is required to reduce current consumption, and a large on current is required to improve noise resistance and radiation resistance and stabilize the memory cell. ..
【０００７】上述したオン・オフ電流比を高くする手法
としては、従来、以下のように行われていた。例えば、
ポリシリコンＴＦＴの場合、オン電流の増大について
は、結晶粒径の拡大等により結晶性を改善することによ
って行っている。一方のオフ電流の低減については、図
６の半導体層３２を薄膜化してチャネル領域３９を薄く
することにより、或は図７のように半導体層３２をＬＤ
Ｄ構造とすることにより行っている。As a method for increasing the above-mentioned on / off current ratio, the following has been conventionally performed. For example,
In the case of a polysilicon TFT, the on-current is increased by improving the crystallinity by increasing the crystal grain size or the like. On the other hand, to reduce the off current, the semiconductor layer 32 in FIG. 6 is thinned to thin the channel region 39, or the semiconductor layer 32 is LDed as in FIG.
This is done by adopting a D structure.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上述し
た半導体層の薄膜化やＬＤＤ構造化による場合には、オ
ン電流の低下が招来されて、高いオン・オフ電流比を得
ることができないという問題があった。However, in the case where the semiconductor layer is thinned or the LDD structure is formed as described above, there is a problem that the on-current is lowered and a high on-off current ratio cannot be obtained. there were.
【０００９】即ち、前者の半導体層の薄膜化による場合
は、半導体層が薄くなることにより結晶粒径の拡大化を
余り期待できず、結晶性を改善できにくくオン電流の増
大化を余り図れないでいた。加えて、ソース・ドレイン
領域も薄くなることにより、ソース・ドレイン領域の抵
抗が増加し、ＴＦＴがオン状態の時、ソース・ドレイン
領域の抵抗で電流が制限され、オン電流が低くなってい
た。That is, in the former case where the semiconductor layer is thinned, it is difficult to expect an increase in the crystal grain size due to the thinning of the semiconductor layer, and it is difficult to improve the crystallinity, and it is difficult to increase the on-current. I was out. In addition, since the source / drain regions also become thin, the resistance of the source / drain regions increases, and when the TFT is in the on state, the current is limited by the resistance of the source / drain regions, and the on-current is low.
【００１０】一方、後者のＬＤＤ構造化による場合は、
オフ電流を低くするためには、前記Ｎ-の低濃度ソース
領域４１ａ及び低濃度ドレイン領域４１ｂの不純物濃度
を低減すること、或は両領域４１ａ及び４１ｂの長さ
（ＬＮ-）を長くすることが必要となるが、いずれの場
合もオフ電流を低くできるもののオン電流も低下し、十
分に高いオン・オフ電流比を得ることが困難であった。On the other hand, in the case of the latter LDD structuring,
In order to reduce the off current, the impurity concentration of the low concentration source region 41a and the low concentration drain region 41b of N − is reduced, or the length (LN − ) of both regions 41a and 41b is increased. However, in each case, the off-current can be reduced, but the on-current also decreases, making it difficult to obtain a sufficiently high on-off current ratio.
【００１１】本発明はこのような従来技術の問題点を解
決するためになされたものであり、オン電流を低下させ
ることなくオフ電流を低減し、高いオン・オフ電流比を
有する薄膜トランジスタ及びその製造方法を提供するこ
とを目的とする。The present invention has been made in order to solve the above-mentioned problems of the prior art, and reduces the off current without lowering the on current, and has a high on / off current ratio, and a manufacturing method thereof. The purpose is to provide a method.
【００１２】[0012]
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁膜を挟んで片方にゲート電極が、他の片方に
半導体層がそれぞれ形成され、該半導体層の中央部の該
ゲート電極とほぼ対向する部分をチャネル領域となし、
該中央部より一端側をソース領域、他端側をドレイン領
域となしてある薄膜トランジスタにおいて、該半導体層
のソース領域及びドレイン領域が、チャンネル領域より
も厚肉に形成されており、そのことによって上記目的が
達成される。A thin film transistor according to the present invention has a gate electrode formed on one side and a semiconductor layer formed on the other side with an insulating film interposed therebetween, and the gate electrode in the central portion of the semiconductor layer is substantially opposed to the gate electrode. The part to be used as the channel region,
In a thin film transistor in which one end side from the central portion is a source region and the other end side is a drain region, the source region and the drain region of the semiconductor layer are formed to be thicker than the channel region. The purpose is achieved.
【００１３】また、本発明の薄膜トランジスタの製造方
法は、絶縁膜を挟んで片方にゲート電極が、他の片方に
半導体層がそれぞれ形成され、該半導体層の中央部の該
ゲート電極とほぼ対向する部分をチャネル領域となし、
該中央部より一端側をソース領域、他端側をドレイン領
域となした薄膜トランジスタの製造方法において、該半
導体層のチャネル領域相当部分に酸化又はエッチングを
施して、半導体層のソース領域及びドレイン領域をチャ
ネル領域よりも厚肉に形成するので、そのことによって
上記目的が達成される。In the method of manufacturing a thin film transistor according to the present invention, a gate electrode is formed on one side of the insulating film and a semiconductor layer is formed on the other side of the insulating film, and the gate electrode is substantially opposed to the gate electrode in the central portion of the semiconductor layer. The part as a channel region,
In a method of manufacturing a thin film transistor in which one end side from the central portion is a source region and the other end side is a drain region, a portion corresponding to a channel region of the semiconductor layer is oxidized or etched to form a source region and a drain region of the semiconductor layer. Since it is formed thicker than the channel region, the above-mentioned object is achieved thereby.
【００１４】[0014]
【作用】本発明にあっては、半導体層のチャネル領域相
当部分に酸化又はエッチングを施して、半導体層のソー
ス領域及びドレイン領域をチャネル領域よりも厚肉とな
す。したがって、予め半導体層を厚く形成しておくと、
半導体層は良好な結晶状態となる。また、チャネル領域
の薄肉化を酸化又はエッチングにより行うので、半導体
層全体の結晶性が損なわれない。これによりオン電流が
大きくなる。更に、ソース領域及びドレイン領域は厚肉
のまま残されるので、ソース領域及びドレイン領域の抵
抗は十分に低い状態となる。これにより、オン電流が低
くなり難い。In the present invention, the source region and the drain region of the semiconductor layer are made thicker than the channel region by oxidizing or etching the portion corresponding to the channel region of the semiconductor layer. Therefore, if the semiconductor layer is formed thick in advance,
The semiconductor layer is in a good crystalline state. Further, since the channel region is thinned by oxidation or etching, the crystallinity of the entire semiconductor layer is not impaired. This increases the on-current. Further, since the source region and the drain region are left thick, the resistance of the source region and the drain region is sufficiently low. This makes it difficult for the on-current to be low.
【００１５】一方、チャネル領域が薄肉となっているの
で、オフ電流は低減される。On the other hand, since the channel region is thin, the off current is reduced.
【００１６】[0016]
【実施例】以下、本発明の実施例について説明する。EXAMPLES Examples of the present invention will be described below.
【００１７】（実施例１）図１に本実施例の薄膜トラン
ジスタを示す。この薄膜トランジスタは、絶縁性基板１
の上にポリシリコン膜２が形成されている。このポリシ
リコン膜２は、両端部が厚肉のソース・ドレイン領域１
０ａ、１０ｂとなっており、その間が薄肉のチャネル領
域９となっている。上記ポリシリコン膜２が形成された
基板１の上には、２箇所に設けたコンタクトホール７
ａ、７ｂを除く全面にわたりゲート絶縁膜３が形成さ
れ、このゲート絶縁膜３の上であって、前記チャネル領
域９の上方部分にはゲート電極４が形成されている。Example 1 FIG. 1 shows a thin film transistor of this example. This thin film transistor has an insulating substrate 1
A polysilicon film 2 is formed on the above. This polysilicon film 2 has a thick source / drain region 1 at both ends.
0a, 10b, and a thin channel region 9 between them. On the substrate 1 on which the polysilicon film 2 is formed, contact holes 7 are provided at two locations.
A gate insulating film 3 is formed over the entire surface except a and 7b, and a gate electrode 4 is formed on the gate insulating film 3 and above the channel region 9.
【００１８】この状態の基板１の上には、前記コンタク
トホール７ａ、７ｂを除いて層間絶縁膜６が形成されて
いる。コンタクトホール７ａ、７ｂは、層間絶縁膜６及
び上記ゲート絶縁膜３を貫通している。層間絶縁膜６の
上には、コンタクトホール７ａ、７ｂに一部充填して電
極８ａ、８ｂが或る範囲に形成されている。An interlayer insulating film 6 is formed on the substrate 1 in this state except the contact holes 7a and 7b. The contact holes 7a and 7b penetrate the interlayer insulating film 6 and the gate insulating film 3. Electrodes 8a and 8b are formed in a certain range on the interlayer insulating film 6 by partially filling the contact holes 7a and 7b.
【００１９】次に、この薄膜トランジスタの詳細な構造
を図２に基づいて説明する。先ず、図２（ａ）に示すよ
うに、絶縁性基板１上にポリシリコンからなる半導体層
２を形成する。絶縁性基板１としては、例えば石英やＳ
ｉＯ2、Ｓｉ3Ｎ4等の絶縁膜で覆われたＳｉ基板を用い
た。この上の半導体層２は、例えば原料ガスとしてのＳ
ｉ2Ｈ6（ジシラン）にＮ2を加えたものを用い、かつ、
減圧ＣＶＤ法を使用し、４７０°Ｃの温度、５０Ｐａの
圧力で１０００オングストロームの非晶質シリコンを堆
積した後、熱処理して多結晶化させ形成する。熱処理
は、例えば温度を６００°Ｃ、雰囲気をＮ2とした熱処
理炉の中で２４時間アニールすることにより行った。続
いて、多結晶化した半導体層２を、一般的な手法を用い
て、島状に加工する。なお、非晶質シリコンの形成に
は、プラズマＣＶＤ法やスパッタリング法を使用しても
良い。また、多結晶化はレーザーアニール法を用いても
良い。Next, the detailed structure of this thin film transistor will be described with reference to FIG. First, as shown in FIG. 2A, a semiconductor layer 2 made of polysilicon is formed on an insulating substrate 1. The insulating substrate 1 is, for example, quartz or S.
A Si substrate covered with an insulating film of iO 2 , Si 3 N 4, etc. was used. The semiconductor layer 2 on the upper side is, for example, S
i 2 H 6 (disilane) plus N 2 is used, and
A low pressure CVD method is used to deposit 1000 Å of amorphous silicon at a temperature of 470 ° C. and a pressure of 50 Pa, and then heat treatment is performed to polycrystallize and form amorphous silicon. The heat treatment was performed by annealing for 24 hours in a heat treatment furnace having a temperature of 600 ° C. and an atmosphere of N 2 . Then, the polycrystallized semiconductor layer 2 is processed into an island shape by using a general method. Note that plasma CVD or sputtering may be used for forming amorphous silicon. A laser annealing method may be used for polycrystallization.
【００２０】ところで、半導体層２は、その結晶性が非
晶質シリコンの膜厚が厚い程良好であるので、厚く形成
するとよい。By the way, the crystallinity of the semiconductor layer 2 is better as the film thickness of the amorphous silicon is larger.
【００２１】次に、図２（ｂ）に示すように半導体層２
が形成された基板１上に、シリコン酸化膜（ＳｉＯ2）
２１及びシリコン窒化膜（Ｓｉ3Ｎ4）２２をこの順に形
成する。シリコン酸化膜２１及びシリコン窒化膜２２は
各々、例えば減圧ＣＶＤ法で２００オングストローム、
４００オングストローム堆積した。Next, as shown in FIG. 2B, the semiconductor layer 2
A silicon oxide film (SiO 2 ) is formed on the substrate 1 on which
21 and a silicon nitride film (Si 3 N 4 ) 22 are formed in this order. Each of the silicon oxide film 21 and the silicon nitride film 22 is, for example, 200 angstrom formed by low pressure CVD.
400 Å was deposited.
【００２２】次いで、上側のシリコン窒化膜２２のみに
対し前記チャネル領域９を形成すべき部分をエッチング
して除去し、その後８００°Ｃのスチームを使用して酸
化を行い、図２（ｃ）に示すように、シリコン窒化膜２
２で覆われていない半導体層２部分を薄肉にしてチャネ
ル領域９を形成すると共に、そのチャネル領域９の上方
に厚肉のポリシリコン酸化膜２３を形成する。これによ
り形成されたポリシリコン酸化膜２３は、厚みが１６０
０オングストローム、残ったシリコン酸化膜２１は厚み
が２００オングストロームである。この酸化のとき、シ
リコン窒化膜２２は酸化を抑止するので、半導体層２の
シリコン窒化膜２２で覆われていない部分のみ酸化され
ていき、薄肉のチャネル領域９を形成できる。Then, only the upper silicon nitride film 22 is etched and removed at a portion where the channel region 9 is to be formed, and thereafter, oxidation is performed using steam at 800 ° C., as shown in FIG. As shown, silicon nitride film 2
A portion of the semiconductor layer 2 not covered with 2 is thinned to form a channel region 9, and a thick polysilicon oxide film 23 is formed above the channel region 9. The polysilicon oxide film 23 thus formed has a thickness of 160
The thickness of the remaining silicon oxide film 21 is 0 angstrom and is 200 angstrom. During this oxidation, the silicon nitride film 22 suppresses the oxidation, so that only the portion of the semiconductor layer 2 which is not covered with the silicon nitride film 22 is oxidized and the thin channel region 9 can be formed.
【００２３】次いで、上記ポリシリコン酸化膜２３、シ
リコン酸化膜２１及びシリコン窒化膜２２を除去したあ
と、図２（ｄ）に示すようにＳｉＯ2等からなるゲート
絶縁膜３を、例えばＣＶＤ法によりを約１０００オング
ストローム形成する。Then, after removing the polysilicon oxide film 23, the silicon oxide film 21 and the silicon nitride film 22, the gate insulating film 3 made of SiO 2 or the like is formed by, for example, the CVD method as shown in FIG. 2D. To form about 1000 angstroms.
【００２４】次いで、図２（ｅ）に示すように、ゲート
絶縁膜３の上であって、チャネル領域９が形成された上
方部分に、リン（Ｐ）をドープしたポリシリコンからな
るゲート電極４を、例えば４０００オングストローム程
度形成する。続いて、このゲート電極４をマスクとし
て、前記半導体層２にリン（Ｐ+）をイオン注入してソ
ース領域１０ａとドレイン領域１０ｂとを形成する。残
った部分が前記チャネル領域９となる。イオン注入条件
としては、例えば電圧を１００ｋｅＶとし、イオンの注
入密度を１×１０15ｃｍ-2とした。Next, as shown in FIG. 2E, a gate electrode 4 made of polysilicon doped with phosphorus (P) is formed on the gate insulating film 3 and above the channel region 9. Of about 4000 angstroms, for example. Subsequently, phosphorus (P + ) is ion-implanted into the semiconductor layer 2 using the gate electrode 4 as a mask to form a source region 10a and a drain region 10b. The remaining portion becomes the channel region 9. As the ion implantation conditions, for example, the voltage was 100 keV and the ion implantation density was 1 × 10 15 cm −2 .
【００２５】次いで、図１に示すように、基板１上に層
間絶縁膜６を形成した後、不純物活性化の為の熱処理を
施した。熱処理条件としては、例えば温度を９５０°Ｃ
として３０分間行った。その後、層間絶縁膜６及びゲー
ト絶縁膜３を貫通し、ソース領域１０ａ及びドレイン領
域１０ｂに達するように、２箇所にコンタクトホール７
ａ、７ｂを開口した後、Ａｌ等からなる導電材料をコン
タクトホール７ａ、７ｂに一部充填して電極８ａ、８ｂ
を形成した。Next, as shown in FIG. 1, after forming the interlayer insulating film 6 on the substrate 1, a heat treatment for activating the impurities was performed. The heat treatment condition is, for example, a temperature of 950 ° C.
For 30 minutes. After that, contact holes 7 are formed at two locations so as to penetrate the interlayer insulating film 6 and the gate insulating film 3 and reach the source region 10a and the drain region 10b.
After opening a and 7b, the contact holes 7a and 7b are partially filled with a conductive material such as Al to form electrodes 8a and 8b.
Formed.
【００２６】なお、この実施例ではチャネル領域９を薄
肉化するのに酸化を用いたが、酸化の代わりにエッチン
グを用いてもよい。具体的には、図３に示すように、基
板１の上に島状の半導体層２を形成した後、その半導体
層２の上にレジスト２４を形成し、このレジスト２４を
マスクとして、一般的なドライエッチング法もしくはウ
エットエッチング法を用いて薄膜化してもよい。Although oxidation is used to thin the channel region 9 in this embodiment, etching may be used instead of oxidation. Specifically, as shown in FIG. 3, after the island-shaped semiconductor layer 2 is formed on the substrate 1, a resist 24 is formed on the semiconductor layer 2 and the resist 24 is used as a mask. You may make it into a thin film using various dry etching methods or wet etching methods.
【００２７】したがって、このように構成された薄膜ト
ランジスタにおいては、半導体層２のチャネル領域９相
当部分に酸化又はエッチングを施して、半導体層２のソ
ース領域１０ａ及びドレイン領域１０ｂをチャネル領域
９よりも厚肉となす。よって、予め半導体層２を厚く形
成しておくと、半導体層２は良好な結晶状態となる。ま
た、チャネル領域９の薄肉化を酸化又はエッチングによ
り行うので、半導体層２全体の結晶性が損なわれない。
これによりオン電流が大きくなる。更に、ソース領域１
０ａ及びドレイン領域１０ｂは厚肉のまま残されるの
で、ソース領域１０ａ及びドレイン領域１０ｂの抵抗は
十分に低い状態となる。これにより、オン電流が低くな
り難い。Therefore, in the thin film transistor thus configured, the source region 10a and the drain region 10b of the semiconductor layer 2 are thicker than the channel region 9 by oxidizing or etching the portion corresponding to the channel region 9 of the semiconductor layer 2. Eat with meat. Therefore, if the semiconductor layer 2 is formed thick in advance, the semiconductor layer 2 will be in a good crystalline state. Moreover, since the channel region 9 is thinned by oxidation or etching, the crystallinity of the entire semiconductor layer 2 is not impaired.
This increases the on-current. Furthermore, the source region 1
Since 0a and the drain region 10b are left thick, the resistances of the source region 10a and the drain region 10b are sufficiently low. This makes it difficult for the on-current to be low.
【００２８】一方、チャネル領域９が薄肉となっている
ので、オフ電流は低減される。このため、オン・オフ電
流比を高くすることができる。On the other hand, since the channel region 9 is thin, the off current is reduced. Therefore, the on / off current ratio can be increased.
【００２９】（実施例２）図４に本発明の他の実施例を
示す。本実施例は、実施例１の場合とは逆に、ゲート電
極４上にゲート絶縁膜３を介して半導体層２が設けられ
た構造としてある。かかる構造の薄膜トランジスタの製
造方法を、図５に基づいて説明する。(Embodiment 2) FIG. 4 shows another embodiment of the present invention. In contrast to the case of the first embodiment, the present embodiment has a structure in which the semiconductor layer 2 is provided on the gate electrode 4 with the gate insulating film 3 interposed therebetween. A method of manufacturing a thin film transistor having such a structure will be described with reference to FIG.
【００３０】先ず、図５（ａ）に示すように絶縁性基板
１の上に、リンがドープされたポリシリコンからなるゲ
ート電極４を形成し、ゲート電極４が形成された基板１
上の全面にゲート絶縁膜３を形成する。First, as shown in FIG. 5A, a gate electrode 4 made of phosphorus-doped polysilicon is formed on an insulating substrate 1, and the substrate 1 having the gate electrode 4 formed thereon is formed.
A gate insulating film 3 is formed on the entire upper surface.
【００３１】次いで、図５（ｂ）に示すように基板１の
上にポリシリコンからなる半導体層２を形成する。この
半導体層２は、実施例１と同様にして形成する。即ち、
原料ガスとしてのＳｉ2Ｈ6（ジシラン）にＮ2を加えた
ものを用い、かつ、減圧ＣＶＤ法を使用し、４７０°Ｃ
の温度、５０Ｐａの圧力で１０００オングストロームの
非晶質シリコンを堆積した後、熱処理して多結晶化させ
形成する。熱処理条件としては、例えば温度を６００°
Ｃ、雰囲気をＮ2とした熱処理炉の中で２４時間アニー
ルすることにより行った。続いて、多結晶化した半導体
層２を、一般的な手法を用いて、島状に加工する。な
お、非晶質シリコンの形成には、プラズマＣＶＤ法やス
パッタリング法を使用しても良い。また、多結晶化はレ
ーザーアニール法を用いても良い。Next, as shown in FIG. 5B, a semiconductor layer 2 made of polysilicon is formed on the substrate 1. This semiconductor layer 2 is formed in the same manner as in the first embodiment. That is,
Using Si 2 H 6 (disilane) with N 2 added as a raw material gas and using a low pressure CVD method at 470 ° C.
After depositing 1000 Å of amorphous silicon at a temperature of 50 Pa and a pressure of 50 Pa, it is heat-treated to be polycrystallized and formed. As the heat treatment condition, for example, a temperature of 600 °
It was performed by annealing for 24 hours in a heat treatment furnace in which the atmosphere was C and the atmosphere was N 2 . Then, the polycrystallized semiconductor layer 2 is processed into an island shape using a general method. Note that plasma CVD or sputtering may be used for forming amorphous silicon. A laser annealing method may be used for polycrystallization.
【００３２】次いで、図５（ｃ）に示すように、半導体
層２のチャネル領域９相当部分を薄肉化する。この薄肉
化は、実施例１と同様に行う。即ち、半導体層２が形成
された基板１上に、シリコン酸化膜（ＳｉＯ2）及びシ
リコン窒化膜（Ｓｉ3Ｎ4）をこの順に形成し、上側のシ
リコン窒化膜のみに対してチャネル領域９を形成すべき
部分をエッチングして除去し、その後８００°Ｃのスチ
ームを使用して酸化を行い、シリコン窒化膜で覆われて
いない半導体層２部分を薄肉にしてチャネル領域９を形
成する。このとき、チャネル領域９の上方には、厚肉の
ポリシリコン酸化膜が形成される。Next, as shown in FIG. 5C, the portion of the semiconductor layer 2 corresponding to the channel region 9 is thinned. This thinning is performed in the same manner as in Example 1. That is, a silicon oxide film (SiO 2 ) and a silicon nitride film (Si 3 N 4 ) are formed in this order on the substrate 1 on which the semiconductor layer 2 is formed, and the channel region 9 is formed only for the upper silicon nitride film. The portion to be formed is removed by etching, and thereafter, oxidation is performed using steam at 800 ° C. to thin the portion of the semiconductor layer 2 not covered with the silicon nitride film to form the channel region 9. At this time, a thick polysilicon oxide film is formed above the channel region 9.
【００３３】次いで、上記ポリシリコン酸化膜をマスク
として、半導体層２にリンをイオン注入し、ソース領域
１０ａとドレイン領域１０ｂを形成する。残った部分が
前記チャネル領域９となる。イオン注入条件としては、
例えば電圧を１００ｋｅＶとし、イオンの注入密度を１
×１０15ｃｍ-2とした。なお、マスクとしては、ポリシ
リコン酸化膜の代わりに、図５（ｄ）に示すように新た
なレジストパターン２５を形成して行ってもよい。Next, phosphorus is ion-implanted into the semiconductor layer 2 using the polysilicon oxide film as a mask to form a source region 10a and a drain region 10b. The remaining portion becomes the channel region 9. Ion implantation conditions include
For example, the voltage is 100 keV, and the ion implantation density is 1
It was set to × 10 15 cm -2 . As the mask, a new resist pattern 25 may be formed as shown in FIG. 5D instead of the polysilicon oxide film.
【００３４】次いで、図４に示すように、基板１上に層
間絶縁膜６を形成した後、不純物活性化の為の熱処理を
施した。熱処理条件としては、例えば温度を９５０°Ｃ
として３０分間行った。その後、層間絶縁膜６を貫通
し、ソース領域１０ａ及びドレイン領域１０ｂに達する
ように、２箇所にコンタクトホール７ａ、７ｂを開口し
た後、Ａｌ等からなる導電材料をコンタクトホール７
ａ、７ｂに一部充填して電極８ａ、８ｂを形成した。Next, as shown in FIG. 4, after forming the interlayer insulating film 6 on the substrate 1, a heat treatment for activating the impurities was performed. The heat treatment condition is, for example, a temperature of 950 ° C.
For 30 minutes. After that, contact holes 7a and 7b are opened at two places so as to penetrate the interlayer insulating film 6 and reach the source region 10a and the drain region 10b, and then a conductive material such as Al is used for the contact hole 7
Electrodes 8a and 8b were formed by partially filling a and 7b.
【００３５】したがって、このように構成された薄膜ト
ランジスタにおいても、前同様にオン・オフ電流比を高
くすることができる。Therefore, also in the thin film transistor thus constructed, the on / off current ratio can be increased as before.
【００３６】なお、この実施例においても薄肉のチャネ
ル領域９を形成する場合、酸化の代わりにドライエッチ
ング又はウエットエッチング法を用いてもよい。In this embodiment as well, when forming the thin channel region 9, dry etching or wet etching may be used instead of oxidation.
【００３７】[0037]
【発明の効果】以上詳述したように本発明によれば、オ
ン・オフ電流比を高くすることが可能となり、液晶表示
装置に組み込まれた場合には絵素電極へ電荷を短時間で
充電でき、また充電された電荷を１フレームの間十分に
保持することができる。更に、ＳＲＡＭに組み込まれた
場合には、消費電流を低減でき、また耐ノイズ性や耐放
射線性を良くしてメモリセルを安定化できる。As described above in detail, according to the present invention, the on / off current ratio can be increased, and when incorporated in a liquid crystal display device, the pixel electrodes are charged with electric charges in a short time. In addition, the charged electric charge can be sufficiently retained for one frame. Further, when incorporated in an SRAM, it is possible to reduce current consumption, improve noise resistance and radiation resistance, and stabilize the memory cell.
【図１】本実施例の薄膜トランジスタを示す断面図であ
る。FIG. 1 is a cross-sectional view showing a thin film transistor of this example.
【図２】その薄膜トランジスタの製造プロセスを示す工
程図（断面図）である。FIG. 2 is a process drawing (cross-sectional view) showing a manufacturing process of the thin film transistor.
【図３】チャネル領域の薄肉化に酸化の代わりにエッチ
ングを用いる場合を説明図（断面図）である。FIG. 3 is an explanatory diagram (cross-sectional view) in the case where etching is used instead of oxidation for thinning the channel region.
【図４】本発明の他の実施例を示す断面図である。FIG. 4 is a sectional view showing another embodiment of the present invention.
【図５】他の実施例に係る薄膜トランジスタの製造プロ
セスを示す工程図（断面図）である。FIG. 5 is a process drawing (cross-sectional view) showing a manufacturing process of a thin film transistor according to another embodiment.
【図６】従来の薄膜トランジスタを示す断面図である。FIG. 6 is a cross-sectional view showing a conventional thin film transistor.
【図７】他の従来の薄膜トランジスタを示す断面図であ
る。FIG. 7 is a cross-sectional view showing another conventional thin film transistor.
１ 基板 ２ 半導体層 ３ ゲート絶縁膜 ４ ゲート電極 ６ 層間絶縁膜 ７ａ、７ｂ コンタクトホール ８ａ、８ｂ 電極 ９ チャネル領域 １０ａ ソース領域 １０ｂ ドレイン領域 ２１ シリコン酸化膜 ２２ シリコン窒化膜 ２３ ポリシリコン酸化膜 ２４ レジスト 1 substrate 2 semiconductor layer 3 gate insulating film 4 gate electrode 6 interlayer insulating film 7a, 7b contact holes 8a, 8b electrode 9 channel region 10a source region 10b drain region 21 silicon oxide film 22 silicon nitride film 23 polysilicon oxide film 24 resist
Claims (2)
の片方に半導体層がそれぞれ形成され、該半導体層の中
央部の該ゲート電極とほぼ対向する部分をチャネル領域
となし、該中央部より一端側をソース領域、他端側をド
レイン領域となしてある薄膜トランジスタにおいて、 該半導体層のソース領域及びドレイン領域が、チャネル
領域よりも厚肉に形成された薄膜トランジスタ。1. A gate electrode is formed on one side of an insulating film and a semiconductor layer is formed on the other side of the insulating film, and a portion of the central portion of the semiconductor layer substantially facing the gate electrode serves as a channel region. A thin film transistor having a source region on one end side and a drain region on the other end side of the portion, wherein the source region and the drain region of the semiconductor layer are formed thicker than the channel region.
の片方に半導体層がそれぞれ形成され、該半導体層の中
央部の該ゲート電極とほぼ対向する部分をチャネル領域
となし、該中央部より一端側をソース領域、他端側をド
レイン領域となした薄膜トランジスタの製造方法におい
て、 該半導体層のチャネル領域相当部分に酸化又はエッチン
グを施して、ソース領域及びドレイン領域をチャネル領
域よりも厚肉に形成する薄膜トランジスタの製造方法。2. A gate electrode is formed on one side of the insulating film and a semiconductor layer is formed on the other side of the insulating film, and a portion of the central portion of the semiconductor layer substantially facing the gate electrode is a channel region, and the central portion is formed. In a method of manufacturing a thin film transistor in which one end side of the semiconductor layer is a source region and the other end side is a drain region, a portion corresponding to a channel region of the semiconductor layer is oxidized or etched to make the source region and the drain region thicker than the channel region. A method of manufacturing a thin film transistor formed in meat.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24968091A JPH0590589A (en) | 1991-09-27 | 1991-09-27 | Thin film transistor and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24968091A JPH0590589A (en) | 1991-09-27 | 1991-09-27 | Thin film transistor and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590589A true JPH0590589A (en) | 1993-04-09 |
Family
ID=17196609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24968091A Withdrawn JPH0590589A (en) | 1991-09-27 | 1991-09-27 | Thin film transistor and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590589A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-09-27 JP JP24968091A patent/JPH0590589A/en not_active Withdrawn
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