JP2754184B2 - Thin film transistor and method of manufacturing the same - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体素子である薄
膜トランジスタに係り、特に基板上にドレイン領域とゲ
ート電極とソース領域を垂直に形成してセルの占有面積
を減少し、ゲート電極がチャンネル領域を覆うようにし
てトランジスタの特性を向上させることにより、高集積
ＳＲＡＭセルに適するようにした薄膜トランジスタ及び
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor, which is a semiconductor device, and more particularly, to a drain region, a gate electrode and a source region which are formed vertically on a substrate to reduce the area occupied by cells, and the gate electrode forms a channel region. The present invention relates to a thin film transistor which is suitable for a highly integrated SRAM cell by improving characteristics of the transistor by covering the thin film transistor, and a method for manufacturing the thin film transistor.
【０００２】[0002]
【従来の技術】一般的に、薄膜トランジスタは１Ｍ級以
上のＳＲＡＭセル等で負荷抵抗器の代わりに、或いは液
晶表示装置で各画素領域の画像データ信号をスイッチン
グするスイッチング素子として広く使用されている。こ
のようにいろんな分野で用いられる薄膜トランジスタは
オフ電流が小さい値を、オン電流が大きい値を有するの
が好ましい。例えば、ＳＲＡＭセルに適用するとき、セ
ルの消費電力を減少させることができ、さらにセルの記
憶特性を向上させることができる。2. Description of the Related Art Generally, a thin film transistor is widely used as a switching element for switching an image data signal of each pixel region in a liquid crystal display device instead of a load resistor in an SRAM cell of 1M class or more. As described above, it is preferable that the thin film transistors used in various fields have a small value of the off current and a large value of the on current. For example, when applied to an SRAM cell, the power consumption of the cell can be reduced and the storage characteristics of the cell can be improved.
【０００３】図１は前記オン／オフ電流比を向上させる
ために用いられた従来のＰ型ＭＯＳ薄膜トランジスタの
構造断面図である。前記従来のＰ型ＭＯＳ薄膜トランジ
スタはＰ形シリコン基板１１上にポリシリコンを蒸着し
て所定のゲート電極１２を形成する。前記ゲート電極１
２上にはゲート絶縁膜１３を形成する。このゲート絶縁
膜１３上にボデーポリシリコン１４を蒸着し、そこにＰ
型不純物ＢＦ2 イオン注入によりソース領域１４ａ及び
ドレイン領域１４ｂを形成する。FIG. 1 is a sectional view showing the structure of a conventional P-type MOS thin film transistor used for improving the on / off current ratio. In the conventional P-type MOS thin film transistor, a predetermined gate electrode 12 is formed by depositing polysilicon on a P-type silicon substrate 11. The gate electrode 1
A gate insulating film 13 is formed on 2. A body polysilicon 14 is deposited on the gate insulating film 13 and P
The type impurity BF 2 ion implantation to form a source region 14a and drain region 14b.
【０００４】尚、図２（ａ）〜（ｄ）は前記従来のＰ型
ＭＯＳ薄膜トランジスタの製造方法を説明するための工
程断面図である。図２（ａ）に示すように、基板１１又
は絶縁膜（図示せず）上にポリシリコンを蒸着する。次
に、ゲートマスクを用いたホトエッチング工程によりポ
リシリコンをパターニングしてゲート電極１２を形成す
る。続いて、図２（ｂ）に示すように、前記ゲート電極
１２を含んだ基板１１上にＣＶＤ法によりゲート絶縁膜
１３とボデーポリシリコン１４を順次蒸着する。その
後、約６００℃で２４時間程度の長時間にわたって熱処
理を行う固相成長法によりボデーシリコンの粒子サイズ
を大きく成長させる。次に、図２（ｃ）に示すように、
前記ボデーポリシリコン１４上に感光膜１５を蒸着した
後、これを露光及び現像してソース領域とドレイン領域
を露出させるようにマスキングする。このマスキング工
程は、ソース領域がゲート電極１２にオーバーラップす
るようにし、ドレイン領域がゲート電極１２とオフセッ
トされるようにする。このようにチャンネル領域がマス
キングされた前記ボデーシリコン１４上にＰ型不純物Ｂ
Ｆ2 イオンを注入して、ソース領域１４ａ及びドレイン
領域１４ｂを形成することにより、従来のＰ型ＭＯＳ薄
膜トランジスタを完成する。FIGS. 2A to 2D are process sectional views for explaining a method for manufacturing the conventional P-type MOS thin film transistor. As shown in FIG. 2A, polysilicon is deposited on the substrate 11 or an insulating film (not shown). Next, polysilicon is patterned by a photoetching process using a gate mask to form a gate electrode 12. Subsequently, as shown in FIG. 2B, a gate insulating film 13 and a body polysilicon 14 are sequentially deposited on the substrate 11 including the gate electrode 12 by a CVD method. Thereafter, the particle size of the body silicon is increased by a solid phase growth method in which a heat treatment is performed at about 600 ° C. for a long time of about 24 hours. Next, as shown in FIG.
After depositing a photosensitive film 15 on the body polysilicon 14, the photosensitive film 15 is exposed and developed to mask the source and drain regions. This masking step causes the source region to overlap the gate electrode 12 and the drain region to be offset from the gate electrode 12. The P-type impurity B is formed on the body silicon 14 with the masked channel region.
By implanting F 2 ions, by forming a source region 14a and drain region 14b, to complete the conventional P-type MOS thin film transistor.
【０００５】[0005]
【発明が解決しようとする課題】前記従来のＰ型ＭＯＳ
薄膜トランジスタはゲート電極とソース及びドレイン構
造が基板上に平面的に配列されているために、セルの占
有面積を大きく占める。よって、高集積化ＳＲＡＭセル
の製造に用いるには適しないという問題点がある。尚、
基板上に形成されたゲート電極はチャンネル内のチャン
ネル電荷を制御するので、チャンネル全体を反転するた
めにはボデーポリシリコン上にさらに第２ゲート絶縁膜
を蒸着し、その上に第２ゲートを形成しなければならな
い。これにより、セルの段差が増加するという問題点が
ある。そして、ゲート電極とチャンネル領域を形成する
たびにマスクを使用しなければならないので、それだけ
製造工程数が増加してコストが高くなるという問題点が
ある。The above conventional P-type MOS
The thin film transistor occupies a large area of the cell because the gate electrode and the source and drain structures are arranged in a plane on the substrate. Therefore, there is a problem that it is not suitable for use in manufacturing a highly integrated SRAM cell. still,
Since the gate electrode formed on the substrate controls the channel charge in the channel, in order to invert the entire channel, a second gate insulating film is further deposited on the body polysilicon and a second gate is formed thereon. Must. As a result, there is a problem that the step of the cell increases. Further, since a mask must be used each time a gate electrode and a channel region are formed, there is a problem that the number of manufacturing steps is increased and the cost is increased.
【０００６】本発明はかかる従来の問題点を解決するた
めのものであって、その目的は基板上にチャンネル領域
を垂直に形成してＴＦＴ特性を向上させ、ドレイン領域
とゲート電極とソース領域を基板上に垂直に形成してセ
ルの占有面積を縮小することにより、高集積のＳＲＡＭ
セルに適するようにした薄膜トランジスタ及びその製造
方法を提供することにある。The present invention has been made to solve the above-mentioned conventional problems, and an object of the present invention is to form a channel region vertically on a substrate to improve TFT characteristics and to form a drain region, a gate electrode and a source region. By forming vertically on a substrate to reduce the area occupied by cells, a highly integrated SRAM
An object of the present invention is to provide a thin film transistor suitable for a cell and a method for manufacturing the same.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
の本発明の薄膜トランジスタは、半導体基板と、前記半
導体基板上に形成された第１絶縁膜と、前記第１絶縁膜
上に形成された第１導電層と、前記第１導電層上に順次
形成された第２絶縁膜、第２導電層、及び第３絶縁膜
と、これら第２絶縁膜、第２導電層、及び第３絶縁膜に
形成されたコンタクトホールと、前記コンタクトホール
の側壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜
が覆われたコンタクトホール及び前記第３絶縁膜上に形
成されて不純物イオンががドーピングされた第３導電層
とから構成される。According to the present invention, there is provided a thin film transistor having a semiconductor substrate, a first insulating film formed on the semiconductor substrate, and a thin film transistor formed on the first insulating film. A first conductive layer, a second insulating film, a second conductive layer, and a third insulating film sequentially formed on the first conductive layer, and the second insulating film, the second conductive layer, and the third insulating film A gate insulating film formed on sidewalls of the contact hole, a contact hole covered with the gate insulating film, and an impurity ion formed on the third insulating film. And a third conductive layer.
【０００８】本発明による薄膜トランジスタの製造方法
は、半導体基板上に第１絶縁膜、第１導電層、第２絶縁
膜、第２導電層、及び第３絶縁膜を順次形成する工程
と、前記第３絶縁膜上に感光膜をパターニングした後、
前記第２絶縁膜と第２導電層と第３絶縁膜をエッチング
してコンタクトホールを形成する工程と、前記コンタク
トホールと第３絶縁膜上に第４絶縁膜を形成する工程
と、前記第４絶縁膜をマスク無しにエッチングしてゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜が形成さ
れたコンタクトホールと第３絶縁膜上に、前記コンタク
トホールを埋め込む第３導電層を形成する工程と、前記
第３導電層上に不純物をイオン注入する工程とからな
る。The method of manufacturing a thin film transistor according to the present invention includes the steps of sequentially forming a first insulating film, a first conductive layer, a second insulating film, a second conductive layer, and a third insulating film on a semiconductor substrate; 3 After patterning the photosensitive film on the insulating film,
Forming a contact hole by etching the second insulating film, the second conductive layer, and the third insulating film; forming a fourth insulating film on the contact hole and the third insulating film; Forming a gate insulating film by etching the insulating film without using a mask; and forming a third conductive layer filling the contact hole on the contact hole and the third insulating film in which the gate insulating film is formed. Implanting impurities into the third conductive layer.
【０００９】[0009]
【発明の実施の形態】以下、本発明を図面を参照して詳
細に説明する。図３は本発明によるＰ型ＭＯＳ薄膜トラ
ンジスタの構造断面図である。本発明による薄膜トラン
ジスタは半導体基板１上に第１絶縁膜２が形成されてい
る。この第１絶縁膜２上にはドレイン領域として用いら
れる第１導電層３が形成されている。この第１導電層３
には第２絶縁膜４、ゲート電極として用いられる第２導
電層５、及び第３絶縁膜６が順次形成されている。これ
ら第２絶縁膜４、第２導電層５、及び第３絶縁膜６には
所定の深さだけエッチングされたコンタクトホール８が
形成されている。このコンタクトホール８の側面にはゲ
ート絶縁膜９ａが形成されている。このゲート絶縁膜９
ａが形成されたコンタクトホール８、及び前記第３絶縁
膜６の表面に前記コンタクトホールを埋め込む第３導電
層１０が形成されている。この第３導電層１０にはＰ型
不純物ドーピングによりソース領域１０ａ、及びチャン
ネル領域１０ｂが形成される。ここで、前記ソース領域
１０ａは前記Ｐ型不純物ＢＦ2 がドーピングされた部分
に形成され、前記チャンネル領域１０ｂは第３導電層１
０のコンタクトホール８に埋め込まれた部分に形成され
ている。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the drawings. FIG. 3 is a structural sectional view of a P-type MOS thin film transistor according to the present invention. In the thin film transistor according to the present invention, a first insulating film 2 is formed on a semiconductor substrate 1. On this first insulating film 2, a first conductive layer 3 used as a drain region is formed. This first conductive layer 3
, A second insulating film 4, a second conductive layer 5 used as a gate electrode, and a third insulating film 6 are sequentially formed. In the second insulating film 4, the second conductive layer 5, and the third insulating film 6, a contact hole 8 etched to a predetermined depth is formed. A gate insulating film 9a is formed on the side surface of the contact hole 8. This gate insulating film 9
The third conductive layer 10 for filling the contact hole is formed on the surface of the third insulating film 6 where the contact hole 8 is formed. A source region 10a and a channel region 10b are formed in the third conductive layer 10 by P-type impurity doping. Here, the source region 10a is formed at a portion where the P-type impurity BF 2 is doped, the channel region 10b and the third conductive layer 1
0 is formed in a portion embedded in the contact hole 8.
【００１０】前記構成を有する薄膜トランジスタの製造
方法を図４（ａ）〜（ｄ）を参照して詳細に説明する。
本発明による薄膜トランジスタの製造方法は、先ず、図
４（ａ）に示すように、半導体基板１上に酸化膜を蒸着
して第１絶縁膜２を形成する。その後、この第１絶縁膜
２上にＰ+ 型不純物がドープされたポリシリコンを蒸着
してドレイン領域として用いられる第１導電層３を形成
する。次に、この第１導電層３上に第２絶縁膜４、ゲー
ト電極として用いられる第２導電層５、及び第３絶縁膜
６を順次蒸着する。この際、前記第２及び第３絶縁膜
４，６としては酸化膜を使用し、第２導電層５としては
Ｎ+ 型不純物がドープされたポリシリコンを使用する。
その後、図４（ｂ）に示すように、前記第３絶縁膜６上
に感光膜７を塗布した後、これを選択的に露光及び現像
して所定の感光膜パターンを形成する。続いて、感光膜
パターンをマスクとして前記第３絶縁膜６、第２導電層
５、及び第２絶縁膜４を順次エッチングすることによ
り、コンタクトホール８を形成する。次に、図４（ｃ）
に示すように、前記感光膜７を除去した後、前記コンタ
クトホール８と前記第３絶縁膜６上にゲート絶縁膜とし
て用いられる第４絶縁膜９を形成する。この際、この第
４絶縁膜９としてはＣＶＤ酸化膜を使用する。その後、
図４（ｄ）に示すように、第４絶縁膜９をマスク無しに
前記コンタクトホールの下部面である第１導電層３が露
出されるようにエッチングしてコンタクトホール８の側
壁にのみゲート酸化膜９ａを形成する。続いて、このゲ
ート酸化膜９ａが形成されたコンタクトホール８及び前
記第３絶縁膜６上に、ソース領域及びチャンネル領域と
して用いられる第３導電層１０をこのコンタクトホール
８が埋め込まれるように蒸着する。次に、この第３導電
層１０上にＰ型不純物ＢＦ2 をイオン注入して、このＰ
型不純物がドープされた部分にソース領域１０ａを形成
し、このＰ型不純物がドープされていない部分にチャン
ネル領域１０ｂをそれぞれ形成することにより、薄膜ト
ランジスタを完成する。A method of manufacturing the thin film transistor having the above configuration will be described in detail with reference to FIGS.
In the method of manufacturing a thin film transistor according to the present invention, first, as shown in FIG. 4A, an oxide film is deposited on a semiconductor substrate 1 to form a first insulating film 2. Thereafter, polysilicon doped with a P + -type impurity is deposited on the first insulating film 2 to form a first conductive layer 3 used as a drain region. Next, a second insulating film 4, a second conductive layer 5 used as a gate electrode, and a third insulating film 6 are sequentially deposited on the first conductive layer 3. At this time, an oxide film is used as the second and third insulating films 4 and 6, and a polysilicon doped with N + -type impurities is used as the second conductive layer 5.
Thereafter, as shown in FIG. 4B, a photosensitive film 7 is applied on the third insulating film 6, and is selectively exposed and developed to form a predetermined photosensitive film pattern. Subsequently, the contact hole 8 is formed by sequentially etching the third insulating film 6, the second conductive layer 5, and the second insulating film 4 using the photosensitive film pattern as a mask. Next, FIG.
After removing the photosensitive film 7, a fourth insulating film 9 used as a gate insulating film is formed on the contact hole 8 and the third insulating film 6, as shown in FIG. At this time, a CVD oxide film is used as the fourth insulating film 9. afterwards,
As shown in FIG. 4D, the fourth insulating film 9 is etched without using a mask so that the first conductive layer 3 which is the lower surface of the contact hole is exposed, and the gate oxide is formed only on the side wall of the contact hole 8. The film 9a is formed. Subsequently, a third conductive layer 10 used as a source region and a channel region is deposited on the contact hole 8 in which the gate oxide film 9a is formed and the third insulating film 6 so that the contact hole 8 is buried. . Next, a P-type impurity BF 2 is ion-implanted on the third conductive layer 10 to
The source region 10a is formed in the portion where the p-type impurity is doped, and the channel region 10b is formed in the portion where the p-type impurity is not doped, thereby completing the thin film transistor.
【００１１】[0011]
【発明の効果】以上説明したように、前記工程により完
成した本発明の薄膜トランジスタは、基板上に垂直に形
成されたチャンネル領域をゲート電極として用いられる
第２導電層により完全に覆う構造となっている。従っ
て、チャンネルの電界分布が一定になるので漏洩電流が
減少され、オン電流が増加するので薄膜トランジスタの
特性が向上する。尚、基板上にドレイン領域、ゲート領
域、及びソース領域が垂直に形成されているためセルの
占有面積を少ししか占めないので、高集積のＳＲＡＭセ
ルに適する。さらに、マスクの使用回数が減少するの
で、生産コストを節減することができる。As described above, the thin film transistor of the present invention completed by the above steps has a structure in which the channel region formed vertically on the substrate is completely covered by the second conductive layer used as the gate electrode. I have. Accordingly, since the electric field distribution of the channel becomes constant, the leakage current is reduced, and the on-current is increased, so that the characteristics of the thin film transistor are improved. Since the drain region, the gate region, and the source region are formed vertically on the substrate and occupy only a small area of the cell, the device is suitable for a highly integrated SRAM cell. Further, since the number of times the mask is used is reduced, production costs can be reduced.
【図１】 図１は従来のＰ型ＭＯＳ薄膜トランジスタの
構造断面図である。FIG. 1 is a structural sectional view of a conventional P-type MOS thin film transistor.
【図２】 従来のＰ型ＭＯＳ薄膜トランジスタの製造工
程断面図である。FIG. 2 is a sectional view showing a manufacturing process of a conventional P-type MOS thin film transistor.
【図３】 本発明によるＰ型ＭＯＳ薄膜トランジスタの
構造断面図である。FIG. 3 is a structural sectional view of a P-type MOS thin film transistor according to the present invention.
【図４】 本発明によるＰ型ＭＯＳ薄膜トランジスタの
製造工程断面図である。FIG. 4 is a sectional view showing a manufacturing process of a P-type MOS thin film transistor according to the present invention.
１…半導体基板、２…第１絶縁膜、３…第１導電層、４
…第２絶縁膜、５…第２導電層、６…第３絶縁膜、７…
感光膜、８…コンタクトホール、９…第４絶縁膜、９ａ
…ゲート絶縁膜、１０…第３導電層、１０ａ…ソース領
域、１０ｂ…チャンネル領域。DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... First insulating film, 3 ... First conductive layer, 4
... second insulating film, 5 ... second conductive layer, 6 ... third insulating film, 7 ...
Photosensitive film, 8: contact hole, 9: fourth insulating film, 9a
... gate insulating film, 10 ... third conductive layer, 10a ... source region, 10b ... channel region.
フロントページの続き (56)参考文献 特開 昭62−26866（ＪＰ，Ａ) 特開 昭61−144875（ＪＰ，Ａ) 特開 昭63−40376（ＪＰ，Ａ)Continuation of the front page (56) References JP-A-62-26866 (JP, A) JP-A-61-144875 (JP, A) JP-A-63-40376 (JP, A)
Claims (2)
電層、及び第３絶縁膜と、 これら第２絶縁膜、第２導電層、及び第３絶縁膜に形成
されたコンタクトホールと、 前記コンタクトホールの側壁に形成されたゲート絶縁膜
と、前記コンタクトホール中で 前記ゲート絶縁膜で覆われて
いて不純物イオンのドーピングをされていない第３導電
層の部分、および、前記第３絶縁膜上に形成されて不純
物イオンのドーピングをされている第３導電層の部分と
を備え、前記第１導電層および前記第３導電層は第１導
電形であり、前記第２導電層は第２導電形である、薄膜
トランジスタ。A first insulating film formed on the semiconductor substrate; a first conductive layer formed on the first insulating film; and a first conductive layer formed on the first conductive layer. A second insulating film, a second conductive layer, and a third insulating film; a contact hole formed in the second insulating film, the second conductive layer, and the third insulating film; and a sidewall formed on the contact hole. a gate insulating film, covered with the gate insulating film in the contact hole
Third conductivity not doped with impurity ions
Portion of the layer, and a portion of the third third conductive layer formed on an insulating film is doped with impurity ions
Wherein the first conductive layer and the third conductive layer are a first conductive layer.
A thin film transistor , wherein the second conductive layer is of a second conductivity type .
層、第２絶縁膜、第２導電層、及び第３絶縁膜を順次形
成する工程と、 前記第３絶縁膜上に感光膜をパターニングした後、前記
第３絶縁膜と第２導電層と第２絶縁膜をエッチングして
コンタクトホールを形成する工程と、 前記コンタクトホールと第３絶縁膜上に第４絶縁膜を形
成する工程と、 前記第４絶縁膜をマスク無しでエッチングしてゲート絶
縁膜を形成する工程と、 前記ゲート絶縁膜が形成されたコンタクトホールと第３
絶縁膜上に、前記コンタクトホールを埋め込む第３導電
層を形成する工程と、 前記第３導電層上に不純物をイオン注入する工程と、 からなることを特徴とする薄膜トランジスタの製造方
法。2. a step of sequentially forming a first insulating film, a first conductive layer, a second insulating film, a second conductive layer, and a third insulating film on a semiconductor substrate; and a photosensitive film on the third insulating film. Forming a contact hole by etching the third insulating film, the second conductive layer, and the second insulating film after patterning, and forming a fourth insulating film on the contact hole and the third insulating film. When the fourth step of forming a gate insulating film of the insulating film is etched without a mask, a contact hole and a third of the gate insulating film is formed
A method of manufacturing a thin film transistor, comprising: a step of forming a third conductive layer for filling the contact hole on an insulating film; and a step of ion-implanting an impurity on the third conductive layer.
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