JPH06113346A - 伝送ライン駆動回路 - Google Patents

伝送ライン駆動回路

Info

Publication number
JPH06113346A
JPH06113346A JP5125206A JP12520693A JPH06113346A JP H06113346 A JPH06113346 A JP H06113346A JP 5125206 A JP5125206 A JP 5125206A JP 12520693 A JP12520693 A JP 12520693A JP H06113346 A JPH06113346 A JP H06113346A
Authority
JP
Japan
Prior art keywords
output
transmission line
transistor
collector
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5125206A
Other languages
English (en)
Other versions
JP2520362B2 (ja
Inventor
John E Liron
ジョン・エドワード・リロン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Grass Valley Group Inc
Original Assignee
Grass Valley Group Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Grass Valley Group Inc filed Critical Grass Valley Group Inc
Publication of JPH06113346A publication Critical patent/JPH06113346A/ja
Application granted granted Critical
Publication of JP2520362B2 publication Critical patent/JP2520362B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175Coupling arrangements; Interface arrangements
    • H03K19/018Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01825Coupling arrangements, impedance matching circuits
    • H03K19/01831Coupling arrangements, impedance matching circuits with at least one differential stage
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00Baseband systems
    • H04L25/02Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/08Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Interface Circuits In Exchanges (AREA)

Abstract

(57)【要約】 【目的】 伝送ライン駆動回路の消費電力を少なくす
る。 【構成】 入力トランジスタQ1、Q2が差動出力を発
生し、出力トランジスタQ4、Q5がベースに差動信号
を受ける。出力トランジスタQ4、Q5のコレクタは接
地レベルを受け、それらのエミッタが伝送ラインの第1
及び第2導体32、34に接続される。出力イネーブル
回路Q3は、出力トランジスタを導通状態にして差動信
号を伝送ラインに供給するか、出力トランジスタを非導
通状態にして、伝送ラインを入力トランジスタから絶縁
する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、伝送ラインを駆動する
回路に関する。
【0002】
【従来の技術】大型スイッチャは、数百の入力端とただ
1つの出力端とを具えることができる。このスイッチャ
の目的は、信号入力を選択して出力端に接続する一方、
他の総ての入力端を出力端から絶縁することである。
【0003】従来、n×k個の入力端とただ1個の出力
端とを有する大型スイッチャを実現するには、各々がn
個の入力端と1個の出力端とを有するk個のクロスポイ
ント・モジュールを用いた。これらモジュールの各々
は、概念的には、n個の並列入力ラインと、これら入力
ラインに直角に延びる単一の出力ラインと、この出力ラ
イン及び入力ラインを夫々接続するn個のクロスポイン
ト要素との配列と看做せる。これらクロスポイントはス
イッチであり、これらスイッチの各々は、クロスポイン
ト・モジュールの単一の入力ラインをその出力ラインに
接続できる。構成制御器を用いて、クロスポイント要素
の任意の1個を選択し、選択したクロスポイント要素を
導電性にすると共に、他のクロスポイント要素を非導電
性にする。よって、選択したクロスポイント要素に関連
した入力ラインが、出力端に接続され、スイッチャ出力
を発生する。スイッチャの入力及び出力ラインの各々
は、シングル・エンド信号を伝送する単一の導体か、差
動信号を伝送する2個の導体でもよい。
【0004】クロスポイント・モジュールの出力ライン
は、出力バスを介して、出力モジュールに接続できる。
この出力モジュールは、スイッチャ出力を発生すると共
に、出力バスを緩衝する。
【0005】この出力バスのアーキテクチャを、高速デ
ジタル信号、例えば、300Mb/s以上のデータ信号
を切り替えるのに用いるスイッチャに適用するには、バ
スを伝送ライン、即ち、特性インピーダンスがその長さ
方向に沿って均一の導電路として扱わなければならな
い。終端されていないスタブが導電路から突出している
場合、これにより、経路の特性インピーダンスが均一で
なくなる。特性インピーダンスの許容できない変動を生
ずることなく、導電路から突出できるスタブの許容でき
る長さは、信号周波数が増加するにつれて減少する。3
00Mb/sのデジタル・データ信号にとって、終端さ
れていないスタブの最高許容長は、約1〜2cmであ
る。大型スイッチャの構成に固有の制限は、一般に、ク
ロスポイント・モジュールを出力バスから10cm以上
の距離にすると共に、クロスポイント・モジュールから
バスに伸びる導体を終端されていないスタブで構成する
必要がある。これら終端されていないスタブでは、高速
デジタル信号による出力バス・アーキテクチャを利用で
きないので、高速デジタル信号を用いるように設計され
たスイッチャは、一般に、マルチプレックサを用いて、
スイッチャの出力端に接続すべきクロスポイント・モジ
ュールを選択する。
【0006】
【発明が解決しようとする課題】クロスポイント・モジ
ュールの出力ラインは、出力ドライバを介して、対応す
るマルチプレックサに接続する。ある時点で、1個のマ
ルチプレックサのみがスイッチャの出力信号を供給して
いる場合でも、これら出力ドライバは、通常、連続的に
駆動されている。k個の出力ドライバに消費される総合
電力は、選択したクロスポイント・モジュールの出力信
号を供給するのに必要な電力の約k倍である。
【0007】したがって、本発明の目的は、消費電力を
少なくした伝送ライン駆動回路の提供にある。
【0008】
【課題を解決するための手段】本発明の第1の観点によ
れば、第1及び第2導体で構成された伝送ラインを駆動
する回路を提供する。この回路は、差動信号を発生する
入力手段と、夫々ベース、コレクタ及びエミッタを有す
る第1及び第2トランジスタと、これら出力トランジス
タを選択的に導電状態として、差動信号を伝送ラインに
供給するか、これら出力トランジスタを選択的に非導電
状態にして、伝送ラインを入力手段から絶縁する出力イ
ネーブル手段とを具えている。出力トランジスタのベー
スは、差動信号を受けるように接続されており、コレク
タは、第1基準電位レベルに接続されており、エミッタ
は、第1及び第2導体に夫々接続されている。
【0009】本発明の第2の観点によれば、スイッチャ
は、複数個の入力端及び1個の出力端を夫々有する少な
くとも第1及び第2クロスポイント・モジュールと、第
1及び第2導体を有する差動伝送ラインと、少なくとも
第1及び第2バス・ドライバとを具えている。これらバ
ス・ドライバは、クロスポイント・モジュールの出力端
に夫々接続された入力端と、差動伝送ラインに接続され
た差動出力端とを具えている。また、各バス・ドライバ
は、そのバス・ドライバの入力端に供給された信号を受
けると共に差動信号を供給する入力手段と、ベース、コ
レクタ及びエミッタを夫々有する第1及び第2出力トラ
ンジスタと、出力イネーブル手段とを具えている。出力
トランジスタのベースは、差動信号を受けるように接続
されており、コレクタは、第1基準電位レベル源に接続
されており、エミッタは、第1及び第2導体に夫々接続
されている。出力イネーブル手段は、出力トランジスタ
を選択的に導電状態にして差動信号を伝送ラインに供給
するか、非導電状態にして伝送ラインを入力手段から絶
縁する。
【0010】本発明の第3の観点によれば、スイッチャ
は、複数の入力端と単一の出力端を夫々有する少なくと
も第1及び第2クロスポイント・モジュールと、第1及
び第2導体を有する第1差動伝送ラインと、クロスポイ
ント・モジュールの出力端に夫々接続された入力端、第
1差動伝送ラインに接続された差動出力端を有する少な
くとも第1及び第2バス・ドライバとを具えている。各
バス・ドライバは、このバス・ドライバの入力端に供給
された信号を受けると共に差動出力を発生する入力手段
と、第1差動伝送ラインに接続された出力手段と、差動
信号を出力手段に供給する第2差動伝送ラインと、出力
イネーブル手段とを具えている。この出力イネーブル手
段は、出力手段を選択的に導電状態にして、差動信号を
第1伝送ラインに供給するか、非導電状態にして、第1
伝送ラインを第2伝送ラインから絶縁する。
【0011】
【実施例】本発明を最も良く理解すると共に、本発明を
どのように実施するかを示すために、添付図を参照し
て、本発明の実施例を説明する。
【0012】図2は、多数のクロスポイント・モジュー
ル及び単一の出力バスを有するスイッチャを示すブロッ
ク図である。この図2のスイッチャは、k個のクロスポ
イント・モジュール2を具えており、各クロスポイント
・モジュールは、n個の差動入力端及び1個の差動出力
端を有する。クロスポイント・モジュール2の各々は、
n個のクロスポイント要素を有し、このクロスポイント
要素は、夫々の入力ライン及び出力ライン間に作用し、
単一の入力ラインを出力ラインに選択的に接続する。ま
た、このスイッチャは、構成制御器6も具えており、こ
の構成制御器は、例えば、ユーザ・インタフェース(I
/F)12からの構成コマンドを受け、それに応答し
て、各クロスポイント・モジュールに構成制御信号を送
る。この構成制御信号は、単一のクロスポイント要素を
識別するデジタル・ワードである。各クロスポイント・
モジュールは、構成制御信号を受けるデコーダ14を具
えている。この構成制御信号に応答して、選択されたク
ロスポイント要素を含むモジュールのデコーダは、制御
信号をそのクロスポイント要素に送って、導電状態にす
る。この方法において、選択されたクロスポイント要素
に関連した入力ラインを、そのクロスポイント要素を含
んでいるクロスポイント・モジュールの出力ラインに接
続する。
【0013】スイッチャは、差動ECLバス20及びバ
ス・ドライバ241〜24Kも具えている。これらバス
・ドライバの入力端は、クロスポイント・モジュール2
1〜2Kの出力端に夫々接続されており、その出力端
は、バス20に接続されている。241及び24Kで夫
々示すバス・ドライバの2個の回路図を図1に示す。出
力バッファ30は、バス20を緩衝し、差動出力信号を
発生する。
【0014】図1及び図2に示すスイッチャを実際に実
施する際に、クロスポイント・モジュール及びそれらに
関連したバス・ドライバを1個以上の回路基板に取り付
け、エッジ・コネクタを介してバス・ドライバの出力端
をECLバス20に接続する。空間的な制約により、最
大許容スタブ長よりも大幅に長い距離だけ、クロスポイ
ント・モジュールをエッジ・コネクタ26から離す必要
がある。
【0015】ECLバス20は、差動伝送ラインを構成
する2個の導体32及び34で構成される。この差動伝
送ラインは、特性インピーダンスZ0 を有し、一端が分
離終端器で終端されている。この終端器は、抵抗が夫々
Z0 /2の抵抗器36、38と、これら抵抗器36、3
8の共通接続点及び接地間に接続されたコンデンサ40
とから構成される。この伝送ラインの多端においても同
様に終端される。正電源V+(プラス5ボルト)と抵抗
器36及び38の共通接続点との間に接続されたプルア
ップ抵抗器42がバスに電力を供給する。
【0016】バス・ドライバ241は、2個のNPNト
ランジスタQ1及びQ2を具えており、それらのベース
にクロスポイント・モジュール21の差動出力を受け
る。トランジスタQ1及びQ2のコレクタは、正電源に
接続されるが、エミッタは、PNPトランジスタQ4及
びQ5のベースに夫々接続される。トランジスタQ1及
びQ2のエミッタ間に2個の抵抗器R1及びR2を直列
に接続する。このバス・ドライバは、抵抗器R5を介し
てNPNトランジスタQ3のベースに接続された出力イ
ネーブル端子(OEN)も有する。NPNトランジスタ
Q3のエミッタは、接地に接続され、コレクタは、抵抗
器R4及びR3を介して正電源V+に接続される。出力
イネーブル端子は、クロスポイント・モジュールのデコ
ーダに接続される。抵抗器R3及びR4の共通接続点
は、抵抗器R1及びR2の共通接続点に接続される。出
力トランジスタQ4及びQ5のコレクタは接地に接続さ
れ、これらトランジスタのエミッタは2個の導体32及
び34に夫々接続される。
【0017】構成コマンドがクロスポイント・モジュー
ル21のクロスポイント要素の1個を特定すると、その
モジュールのデコーダは制御信号を発生して、選択され
たクロスポイント要素を導電状態にし、バス・ドライバ
241の出力イネーブル端子を正電源V+に接続する。
【0018】クロスポイント・モジュール21の出力ラ
インは、差動信号を入力トランジスタQ1及びQ2のベ
ースに供給するので、この信号がこれらトランジスタの
エミッタに現れる。バス・ドライバ241の出力イネー
ブル端子に供給された正電圧は、抵抗器R5を介してト
ランジスタQ3をオンにする。次に、トランジスタQ3
は、抵抗器R1、R2及びR4を介して、入力トランジ
スタQ1及びQ2用のエミッタ・プルダウン電流を供給
する。トランジスタQ1及びQ2のエミッタは、V+か
らベース・エミッタ電圧降下を引いたものよりも大幅に
低いので、トランジスタQ4及びQ5が導通し、終端抵
抗器36、38を介して、プルダウン抵抗器42により
トランジスタQ4及びQ5用の電流が供給される。
【0019】バス・ドライバ241がオン状態のとき、
他のバス・ドライバの各々の出力イネーブル端子を接地
に維持することにより、他のバス・ドライバの各々がオ
フ状態に維持される。オフ状態のバス・ドライバの動作
については、バス・ドライバ24kを参照して説明す
る。
【0020】バス・ドライバ24kの出力イネーブル端
子が接地のとき、トランジスタQ8がオフなので、抵抗
器R9は、トランジスタQ6及びQ7用のプルダウン電
流を供給せず、抵抗器R6、R7及びR8を介して、こ
れらトランジスタのエミッタを正電源にプルアップす
る。よって、トランジスタQ6及びQ7がオフになる。
トランジスタQ3がオンなので、トランジスタQ4のベ
ース電圧はトランジスタQ9のベース電圧よりも負にな
り、トランジスタQ9がオフする。同様に、トランジス
タQ5のベース電圧がトランジスタQ10のベース電圧
よりも負になり、トランジスタQ10がオフする。トラ
ンジスタQ9及びQ10が非導通なので、これらトラン
ジスタのエミッタは、伝送ラインに対して、高インピー
ダンスになる。
【0021】図2及び図1を参照して説明したスイッチ
ャを実際に実現する際には、例えば、バス・ドライバ2
41を2カ所の間に配置する。入力トランジスタQ1及
びQ2は、クロスポイント・モジュールの一部として実
現するので、これらトランジスタは、伝送ライン20か
らかなりの距離があく。一方、出力トランジスタQ4及
びQ5は、伝送ラインに非常に近付く(約2cm)。よ
って、伝送ライン20及びこれら出力トランジスタ間の
コネクタの長さは、スタブ長の最大許容値未満である。
伝送ライン及び出力トランジスタ間の接続は、最大許容
スタブ長よりも短く、選択されていないバス・ドライバ
の出力トランジスタは高インピーダンスなので、バスの
インピーダンスを均一に保つ。トランジスタQ1及びQ
2のエミッタをトランジスタQ4及びQ5のベースに接
続する導体44、46は、差動伝送ラインを構成する。
この差動伝送ラインは、抵抗器R1及びR2により終端
されるので、トランジスタQ1及びQ2が発生する信号
を、過度に劣化させることなく、トランジスタQ4及び
Q5に配分する。
【0022】図3は2個のスタブ伝送ラインとしてのバ
スを示し、各伝送ラインはその特性インピーダンスで終
端されており、その接続点は電圧源(選択されたバス・
ドライバ24i)で駆動される。
【0023】バス上の選択されたクロスポイント・モジ
ュールが供給する出力信号を発生するための電力は、電
流源抵抗器42を介して、選択されたバス・ドライバに
供給される。電流源抵抗器は、1個のバス・ドライバの
みに電流を供給し、他の総べてのバス・ドライバの2重
エミッタ・フォロアがオフなので、選択されないバス・
ドライバは電力を消費しない。
【0024】本発明は、上述の特定実施例に制限される
ものではなく、特許請求の範囲及びその均等により定め
られた本発明の要旨を逸脱することなく種々の変更が可
能なことが理解できよう。例えば、抵抗器R3及びR4
の共通接続点並びに接地間にコンデンサを接続して、そ
のノード及び接地間を低い交流インピーダンスの経路に
し、バスを真の差動にしてもよい。
【0025】
【発明の効果】上述の如く、本発明によれば、選択され
たバス・ドライバのみに電力を供給して、全体の消費電
力を少なくした伝送ライン駆動回路が得られる。
【図面の簡単な説明】
【図1】本発明の伝送ライン駆動回路の好適実施例を示
す回路図である。
【図2】多数のクロスポイント・モジュール及び単一の
出力バスから構成され、本発明を用いるスイッチャを示
すブロック図である。
【図3】本発明により1個のクロスポイント・モジュー
ルをアクティブにし、他方のクロスポイント・モジュー
ルを非アクティブにした場合の出力バスを示す図であ
る。
【符号の説明】
Q1、Q2 入力トランジスタ Q3 イネーブル手段 Q4、Q5 出力トランジスタ 32、34 伝送ライン

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 第1及び第2導体から構成される伝送ラ
    インを駆動する回路であって、 差動信号を供給する入力手段と、 ベース、コレクタ及びエミッタを夫々有し、上記ベース
    が差動信号を受けるように接続され、上記コレクタが第
    1基準電位レベル(接地)を受けるように接続され、上
    記エミッタが上記第1及び第2導体に夫々接続された第
    1及び第2出力トランジスタと、 該出力トランジスタのいずれかを、導通状態にして差動
    信号を上記伝送ラインに供給するか、非導通状態にして
    上記伝送ラインを上記入力手段から絶縁する出力イネー
    ブル手段とを具えた伝送ライン駆動回路。
  2. 【請求項2】 上記出力手段は、 ベース、コレクタ及びエミッタを有し、上記エミッタが
    上記第1基準電位レベル源(接地)に接続され、上記コ
    レクタが少なくとも1個の抵抗器を介して第2基準電位
    レベル源に接続された出力イネーブル・トランジスタ
    と、 上記第1及び第2出力トランジスタを上記出力イネーブ
    ル・トランジスタのコレクタ及び上記1個の抵抗器の間
    のノードに夫々接続する第1及び第2抵抗器とを具えた
    ことを特徴とする請求項1の伝送ライン駆動回路。
  3. 【請求項3】 上記第1及び第2トランジスタにより終
    端された差動伝送ラインにより上記入力手段を上記出力
    トランジスタのベースに接続して、上記出力トランジス
    タを上記入力手段から十分な距離に配置することを特徴
    とする請求項2の伝送ライン駆動回路。
  4. 【請求項4】 差動伝送ラインにより上記入力手段を上
    記出力トランジスタのベースに接続して、上記出力トラ
    ンジスタを上記入力手段から十分な距離に配置すること
    を特徴とする請求項1の伝送ライン駆動回路。
  5. 【請求項5】 上記入力手段は、ベース、コレクタ及び
    エミッタを夫々有する第1及び第2入力トランジスタで
    構成され、上記入力トランジスタのベースは差動信号を
    受けるように接続され、上記入力トランジスタのコレク
    タは第2基準電位レベル源に接続され、上記入力トラン
    ジスタのエミッタは上記第1及び第2出力トランジスタ
    のベースに夫々接続されることを特徴とする請求項1の
    伝送ライン駆動回路。
  6. 【請求項6】 上記出力イネーブル手段がベース、コレ
    クタ及びエミッタを有する出力イネーブル・トランジス
    タで構成され、上記エミッタが上記第1基準電位レベル
    源(接地)に接続され、上記コレクタが少なくとも1個
    の抵抗器を介して上記第2基準電位レベル源に接続さ
    れ、上記出力イネーブル・トランジスタのコレクタ及び
    上記1個の抵抗器の間のノードに第1及び第2抵抗器が
    上記第1及び第2入力トランジスタのエミッタを夫々接
    続して、上記出力イネーブル・トランジスタのベースが
    上記第2基準電位レベルのときに上記入力トランジスタ
    を導通させ、上記出力イネーブル・トランジスタのベー
    スが上記第1基準電位レベルのときに上記入力トランジ
    スタを非導通にさせることを特徴とする請求項5の伝送
    ライン駆動回路。
  7. 【請求項7】 上記第1及び第2トランジスタが終端し
    た差動伝送ラインが上記入力トランジスタのエミッタを
    上記出力トランジスタのベースに接続して、上記出力ト
    ランジスタを上記入力トランジスタから十分な距離に配
    置することを特徴とする請求項6の伝送ライン駆動回
    路。
  8. 【請求項8】 ベース、コレクタ及びエミッタを有し、
    第1動作状態で導通し、第2動作状態で非導通である出
    力イネーブル・トランジスタで上記出力イネーブル手段
    を構成し、上記エミッタを上記第1基準電位レベル源
    (接地)に接続し、少なくとも1個の抵抗器を介して上
    記コレクタを第2基準電位レベル源に接続し、上記駆動
    回路は上記出力イネーブル・トランジスタの上記コレク
    タ及び上記1個の抵抗器の間のノードに上記第1及び第
    2出力トランジスタのベースを接続する抵抗手段を更に
    具え、上記出力イネーブル・トランジスタがその第1及
    び第2動作状態の一方のときに上記出力トランジスタが
    上記第1及び第2導体に差動出力信号を発生し、上記出
    力イネーブル・トランジスタがその第1及び第2動作状
    態の他方のときに上記出力トランジスタが上記第1及び
    第2導体を上記入力手段から絶縁することを特徴とする
    請求項1の伝送ライン駆動回路。
  9. 【請求項9】 複数の入力端及び単一の出力端を夫々有
    する少なくとも第1及び第2クロスポイント・モジュー
    ルと、第1及び第2導体を有する差動伝送ラインと、少
    なくとも第1及び第2バス・ドライバとを具え、 該第1及び第2バス・ドライバは、上記クロスポイント
    ・モジュールの出力端に夫々接続された入力端と、上記
    差動伝送ラインに接続された差動出力端とを具え、 上記バス・ドライバの各々は、該バス・ドライバの入力
    端に供給される信号を受け差動信号を発生する入力手段
    と、ベース、コレクタ及びエミッタを夫々有する第1及
    び第2出力トランジスタと、出力イネーブル手段とを具
    え、 上記出力トランジスタのベースは上記差動信号を受ける
    ように接続され、上記出力トランジスタのコレクタは第
    1基準電位レベル源(接地)に接続され、上記出力トラ
    ンジスタのエミッタは上記第1及び第2導体に夫々接続
    され、 上記出力イネーブル手段は、上記出力トランジスタを導
    通状態にして上記差動信号を上記伝送ラインに供給する
    ようにするか、上記出力トランジスタを非導通状態にし
    て上記伝送ラインを上記入力手段から絶縁することを特
    徴とするスイッチャ。
  10. 【請求項10】 上記第1及び第2導体に接続され、上
    記出力トランジスタを上記導通状態にする出力イネーブ
    ル手段を有するバス・ドライバの上記出力トランジスタ
    に電力を供給する電力源を更に具えたことを特徴とする
    請求項9のスイッチャ。
  11. 【請求項11】 複数の入力端及び単一の出力端を夫々
    有する少なくとも第1及び第2クロスポイント・モジュ
    ールと、第1及び第2導体を有する第1差動伝送ライン
    と、入力端が上記クロスポイント・モジュールの出力端
    に夫々接続されると共に差動出力端が上記第1差動伝送
    ラインに接続された少なくとも第1及び第2バス・ドラ
    イバとを具え、 該バス・ドライバの各々は、該バス・ドライバの入力端
    に供給される信号を受けると共に差動信号を発生する入
    力手段と、上記第1差動伝送ラインに接続された出力手
    段と、上記差動信号を上記出力手段に供給する第2差動
    伝送ラインと、出力イネーブル手段とを具え、 該出力イネーブル手段は、上記出力手段を導通状態にし
    て上記差動信号を上記第1伝送ラインに供給するか、上
    記出力手段を非導通状態にして上記第1伝送ラインを上
    記第2伝送ラインから絶縁することを特徴とするスイッ
    チャ。
  12. 【請求項12】 上記各バス・ドライバの出力手段は、
    ベース、コレクタ及びエミッタを夫々有する第1及び第
    2出力トランジスタを具え、該出力トランジスタのベー
    スが上記第2伝送ラインに接続され、上記出力トランジ
    スタのコレクタが上記第2伝送ラインに接続され、上記
    出力トランジスタのコレクタが第1基準電位レベル源
    (接地)に接続され、上記出力トランジスタのエミッタ
    が上記第1及び第2導体に夫々接続されたことを特徴と
    する請求項11のスイッチャ。
  13. 【請求項13】 上記各バス・ドライバの出力イネーブ
    ル手段は、 ベース、コレクタ及びエミッタを有し、該エミッタが上
    記第1基準電位レベル源(接地)に接続され、上記コレ
    クタが少なくとも1個の抵抗器を介して第2基準電位レ
    ベル源に接続された出力イネーブル・トランジスタと、 上記第1及び第2出力トランジスタのベースを上記出力
    イネーブル・トランジスタのコレクタ及び上記1個の抵
    抗器間のノードに夫々接続する第1及び第2抵抗器とを
    具えることを特徴とする請求項12のスイッチャ。
  14. 【請求項14】 上記第1及び第2トランジスタにより
    上記第2差動伝送ラインを終端することを特徴とする請
    求項13のスイッチャ。
  15. 【請求項15】 上記クロスポイント・モジュールは上
    記第1伝送ラインから十分な距離だけ離れており、上記
    各バス・ドライバの上記入力手段が接続された上記クロ
    スポイント・モジュールに上記入力手段が近接してお
    り、上記出力手段が上記第1伝送ラインに近接している
    ことを特徴とする請求項11のスイッチャ。
  16. 【請求項16】 上記第1及び第2導体に接続され、上
    記出力手段を導通状態にする上記出力イネーブル手段を
    有する上記バス・ドライバの上記手段に電力を供給する
    ことを特徴とする電力源を更に具えることを特徴とする
    請求項11のスイッチャ。
JP5125206A 1992-05-01 1993-04-28 伝送ライン駆動回路 Expired - Lifetime JP2520362B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/877,000 1992-05-01
US07/877,000 US5331206A (en) 1992-05-01 1992-05-01 Circuit for driving a transmission line

Publications (2)

Publication Number Publication Date
JPH06113346A true JPH06113346A (ja) 1994-04-22
JP2520362B2 JP2520362B2 (ja) 1996-07-31

Family

ID=25369049

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5125206A Expired - Lifetime JP2520362B2 (ja) 1992-05-01 1993-04-28 伝送ライン駆動回路

Country Status (4)

Country Link
US (1) US5331206A (ja)
JP (1) JP2520362B2 (ja)
DE (1) DE4313224A1 (ja)
GB (1) GB2266631B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021353A (zh) * 2012-11-15 2013-04-03 京东方科技集团股份有限公司 一种图像处理装置及液晶显示设备

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW353535U (en) * 1990-11-19 1999-02-21 Hitachi Ltd Memory circuit improved in electrical characteristics
US5502413A (en) * 1994-01-31 1996-03-26 Motorola, Inc. Switchable constant gain summing circuit
US5483020A (en) * 1994-04-12 1996-01-09 W. L. Gore & Associates, Inc. Twin-ax cable
JP2912158B2 (ja) * 1994-05-17 1999-06-28 日本電気アイシーマイコンシステム株式会社 信号線切替回路
US5570037A (en) * 1994-07-20 1996-10-29 Methode Electronics Switchable differential terminator
US5574250A (en) * 1995-02-03 1996-11-12 W. L. Gore & Associates, Inc. Multiple differential pair cable
US5870028A (en) * 1997-03-28 1999-02-09 Tektronix, Inc. Input expansion for crosspoint switch module
JP3592943B2 (ja) * 1999-01-07 2004-11-24 松下電器産業株式会社 半導体集積回路及び半導体集積回路システム
US6512447B1 (en) 1999-12-17 2003-01-28 Tektronix, Inc. Bussing high frequency crosspoint switches

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60134651A (ja) * 1983-12-23 1985-07-17 Fujitsu Ltd 差動信号ドライバ
US4870301A (en) * 1988-09-06 1989-09-26 Motorola, Inc. Differential emitter-coupled-logic bus driver
JPH0750135B2 (ja) * 1989-07-14 1995-05-31 三菱電機株式会社 ピークホールド回路
US5087833A (en) * 1990-04-09 1992-02-11 Advantest Corporation Signal switching circuit and signal change-over circuit using the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103021353A (zh) * 2012-11-15 2013-04-03 京东方科技集团股份有限公司 一种图像处理装置及液晶显示设备

Also Published As

Publication number Publication date
GB2266631B (en) 1996-01-31
US5331206A (en) 1994-07-19
DE4313224A1 (de) 1993-11-04
GB2266631A (en) 1993-11-03
JP2520362B2 (ja) 1996-07-31
GB9308042D0 (en) 1993-06-02

Similar Documents

Publication Publication Date Title
US6037798A (en) Line receiver circuit having termination impedances with transmission gates connected in parallel
JP2520362B2 (ja) 伝送ライン駆動回路
EP0105685A2 (en) Electronic circuit device
US4075608A (en) Multiple-channel data switch
US5994921A (en) Universal sender device
GB1561173A (en) Driver circuits
EP0018739B1 (en) A decoder circuit for a semiconductor memory device
JPH0329513A (ja) ラインドライバ
JPS60176378A (ja) スイツチ装置
US3665220A (en) Cross-track distributor for video signals
US3993978A (en) Solid state crosspoint circuit arrangement for use in a telephone exchange
US5870028A (en) Input expansion for crosspoint switch module
EP0897629B1 (en) Integrated and switchable line termination
US7208977B2 (en) Tristate startup operating mode setting device
US3249762A (en) Binary logic modules
US3496545A (en) Switching matrix
US3473149A (en) Memory drive circuitry
JP2743662B2 (ja) マトリクススイッチヤ
JPH05207032A (ja) 通信システム
KR0135732B1 (ko) 직류 전류를 회로에 공급하는 장치 및 그 방법
JP3872193B2 (ja) D/aコンバータのメモリセル用回路装置
JP2751387B2 (ja) Ecl回路の入力回路
US3404286A (en) Signal responsive apparatus
JPH0736518B2 (ja) 半導体集積回路
JPS63316511A (ja) 映像信号切替器