JPH0750135B2 - ピークホールド回路 - Google Patents
ピークホールド回路Info
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- JPH0750135B2 JPH0750135B2 JP1183213A JP18321389A JPH0750135B2 JP H0750135 B2 JPH0750135 B2 JP H0750135B2 JP 1183213 A JP1183213 A JP 1183213A JP 18321389 A JP18321389 A JP 18321389A JP H0750135 B2 JPH0750135 B2 JP H0750135B2
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- hold
- circuit
- voltage
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
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- Dental Preparations (AREA)
- Secondary Cells (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はピークホールド回路に関し、特にディスクド
ライブ時にハードディスク等に記録されているトラッキ
ング制御のためのサーボ信号のピークをサンプルホール
ドするピークホールド回路に関する。
ライブ時にハードディスク等に記録されているトラッキ
ング制御のためのサーボ信号のピークをサンプルホール
ドするピークホールド回路に関する。
第11図はこの種の従来のピークホールド回路の回路図で
ある。サーボ信号入力端子1a,1bからの信号は全波整流
回路２に与えられる。全波整流回路２は差動対NPNトラ
ンジスタQ1，Q2を主として構成されている。トランジス
タQ1は、ベースがコンデンサC1を介しサーボ信号入力端
子1aに接続されるとともに、抵抗R1を介し基準電圧源E1
にも接続されている。トランジスタQ1のコレクタは電源
VCCに、エミッタはトランジスタQ2のエミッタに各々接
続されており、このエミッタ共通接続点は定電流源I1に
接続されている。トランジスタQ2は、ベースがコンデン
サC2を介しサーボ信号入力端子1bに接続されるととも
に、抵抗R2を介し基準電圧源E1にも接続されている。ト
ランジスタQ2のコレクタは電源VCCに接続されている。
ある。サーボ信号入力端子1a,1bからの信号は全波整流
回路２に与えられる。全波整流回路２は差動対NPNトラ
ンジスタQ1，Q2を主として構成されている。トランジス
タQ1は、ベースがコンデンサC1を介しサーボ信号入力端
子1aに接続されるとともに、抵抗R1を介し基準電圧源E1
にも接続されている。トランジスタQ1のコレクタは電源
VCCに、エミッタはトランジスタQ2のエミッタに各々接
続されており、このエミッタ共通接続点は定電流源I1に
接続されている。トランジスタQ2は、ベースがコンデン
サC2を介しサーボ信号入力端子1bに接続されるととも
に、抵抗R2を介し基準電圧源E1にも接続されている。ト
ランジスタQ2のコレクタは電源VCCに接続されている。
NPNトランジスタQ3，Q5及びPNPトランジスタQ4は各々基
準電圧用前段バッファの役目をする。トランジスタQ
3は、ベースが抵抗R3を介し基準電圧源E1に、コレクタ
が電源VCCに、エミッタが定電流源I2に各々接続され
る。トランジスタQ4は、ベースがトランジスタQ3のエミ
ッタに、コレクタがグランドに、エミッタが定電流源I3
を介し電源VCCに各々接続される。トランジスタQ5は、
ベースがトランジスタQ4のエミッタに、コレクタが電源
VCCに、エミッタが基準電圧用後段バッファ３に各々接
続されている。
準電圧用前段バッファの役目をする。トランジスタQ
3は、ベースが抵抗R3を介し基準電圧源E1に、コレクタ
が電源VCCに、エミッタが定電流源I2に各々接続され
る。トランジスタQ4は、ベースがトランジスタQ3のエミ
ッタに、コレクタがグランドに、エミッタが定電流源I3
を介し電源VCCに各々接続される。トランジスタQ5は、
ベースがトランジスタQ4のエミッタに、コレクタが電源
VCCに、エミッタが基準電圧用後段バッファ３に各々接
続されている。
PNPトランジスタQ6,NPNトランジスタQ7はサーボ信号用
前段バッファの役目をする。トランジスタQ6は、ベース
がトランジスタQ1，Q2のエミッタ共通接続点に、エミッ
タが定電流源I4を介し電源VCCに、コレクタがグランド
に各々接続されている。トランジスタQ7は、ベースがト
ランジスタQ6のエミッタに接続されるとともに、抵抗R4
とサーボ信号サンプルホールド用スイッチ４の直列回路
体を介し接地され、コレクタが電源VCCに接続され、エ
ミッタがサーボ信号ホールド用コンデンサC3を介し接地
されるとともにサーボ信号用後段バッファ５の入力にも
接続されている。サンプリングパルス入力端子８からの
入力に応答してサーボ信号サンプルホールド用スイッチ
４がON/OFFし、これに応じてホールドモード／サンプリ
ングモードが切り替えられる。基準電圧用後段バッファ
3,サーボ信号用後段バッファ５の出力は減算回路６の−
入力、＋入力に各々接続されている。減算回路６の出力
は後段回路７へ与えられる。
前段バッファの役目をする。トランジスタQ6は、ベース
がトランジスタQ1，Q2のエミッタ共通接続点に、エミッ
タが定電流源I4を介し電源VCCに、コレクタがグランド
に各々接続されている。トランジスタQ7は、ベースがト
ランジスタQ6のエミッタに接続されるとともに、抵抗R4
とサーボ信号サンプルホールド用スイッチ４の直列回路
体を介し接地され、コレクタが電源VCCに接続され、エ
ミッタがサーボ信号ホールド用コンデンサC3を介し接地
されるとともにサーボ信号用後段バッファ５の入力にも
接続されている。サンプリングパルス入力端子８からの
入力に応答してサーボ信号サンプルホールド用スイッチ
４がON/OFFし、これに応じてホールドモード／サンプリ
ングモードが切り替えられる。基準電圧用後段バッファ
3,サーボ信号用後段バッファ５の出力は減算回路６の−
入力、＋入力に各々接続されている。減算回路６の出力
は後段回路７へ与えられる。
次に第12図を用いながら、動作について説明する。サー
ボ信号入力端子1aにハードディスク内のサーボ領域に記
録されている第12図に示すように振幅がVSのサーボ信号
Ａが入力されたとする。サーボ信号入力端子1bにはサー
ボ信号Ａと逆位相の信号が入力される。全波整流回路２
はサーボ信号Ａを全波整流して第12図に示すようにピー
ク値が（Vref＋（1/2）VS）であるサーボ信号Ｃを出力
する。ここでVrefは基準電圧源E1の基準電圧である。基
準電圧Vrefは、トランジスタQ3，Q4，Q5及び基準電圧用
後段バッファ３を介し減算回路６の−入力に与えられ
る。
ボ信号入力端子1aにハードディスク内のサーボ領域に記
録されている第12図に示すように振幅がVSのサーボ信号
Ａが入力されたとする。サーボ信号入力端子1bにはサー
ボ信号Ａと逆位相の信号が入力される。全波整流回路２
はサーボ信号Ａを全波整流して第12図に示すようにピー
ク値が（Vref＋（1/2）VS）であるサーボ信号Ｃを出力
する。ここでVrefは基準電圧源E1の基準電圧である。基
準電圧Vrefは、トランジスタQ3，Q4，Q5及び基準電圧用
後段バッファ３を介し減算回路６の−入力に与えられ
る。
上記の状態において、サンプリングパルス入力端子８に
入力されているサンプリングパルスＰが第12図に示すよ
うにローレベルになると、サーボ信号サンプルホールド
用スイッチ４はOFFする。すると、トランジスタQ7がON
し、サンプリングモードとなる。サーボ信号Ｃはトラン
ジスタQ6，Q7を介しホールド用コンデンサC3に与えられ
る。ホールド用コンデンサC3はサーボ信号Ｃのピーク電
圧（Vref＋（1/2）VS）に充電される。
入力されているサンプリングパルスＰが第12図に示すよ
うにローレベルになると、サーボ信号サンプルホールド
用スイッチ４はOFFする。すると、トランジスタQ7がON
し、サンプリングモードとなる。サーボ信号Ｃはトラン
ジスタQ6，Q7を介しホールド用コンデンサC3に与えられ
る。ホールド用コンデンサC3はサーボ信号Ｃのピーク電
圧（Vref＋（1/2）VS）に充電される。
一方、サンプリングパルスＰがハイレベルになると、サ
ーボ信号サンプルホールド用スイッチ４はONする。する
と、トランジスタQ7がOFFし、ホールドモードとなる。
ホールド用コンデンサC3の充電電圧Ｄはサーボ信号用バ
ッファ５を介して減算回路６の＋入力に与えられる。減
算回路６はサーボ信号用後段バッファ５の出力電圧から
基準電圧用後段バッファ３の出力電圧を減算してトラッ
キング制御系である後段回路７に与える。後段回路７は
減算回路６からの出力電圧を用いてトラッキング制御を
行う。
ーボ信号サンプルホールド用スイッチ４はONする。する
と、トランジスタQ7がOFFし、ホールドモードとなる。
ホールド用コンデンサC3の充電電圧Ｄはサーボ信号用バ
ッファ５を介して減算回路６の＋入力に与えられる。減
算回路６はサーボ信号用後段バッファ５の出力電圧から
基準電圧用後段バッファ３の出力電圧を減算してトラッ
キング制御系である後段回路７に与える。後段回路７は
減算回路６からの出力電圧を用いてトラッキング制御を
行う。
従来のピークホールド回路は以上のように構成されてい
るので以下のような問題点があった。
るので以下のような問題点があった。
サーボ信号用後段バッファ５は第13図に示すように、ト
ランジスタQ10を主として構成されており、トランジス
タQ10のベースはトランジスタQ7とサーボ信号ホールド
用コンデンサC3の共通接続点に、コレクタは電源VCCに
各々接続され、エミッタは定電流源I10に接続されると
ともに減算回路６の＋入力に接続されている。ホールド
モードにおいて、サーボ信号ホールド用コンデンサC3の
充電電圧がトランジスタQ10のベース→トランジスタQ10
のエミッタ→定電流源I10→グランドの経路で放電され
るため、ホールド用コンデンサC3の充電電圧Ｄは第12図
に示すように経時的に減少する。その結果、充電電圧Ｄ
には第12図に示されている斜線部に相当するサーボ信号
オフセットが生じる。
ランジスタQ10を主として構成されており、トランジス
タQ10のベースはトランジスタQ7とサーボ信号ホールド
用コンデンサC3の共通接続点に、コレクタは電源VCCに
各々接続され、エミッタは定電流源I10に接続されると
ともに減算回路６の＋入力に接続されている。ホールド
モードにおいて、サーボ信号ホールド用コンデンサC3の
充電電圧がトランジスタQ10のベース→トランジスタQ10
のエミッタ→定電流源I10→グランドの経路で放電され
るため、ホールド用コンデンサC3の充電電圧Ｄは第12図
に示すように経時的に減少する。その結果、充電電圧Ｄ
には第12図に示されている斜線部に相当するサーボ信号
オフセットが生じる。
一方、基準電圧Vrefはサンプルモード，ホールドモード
のいずれのモードにおいても第12図に示すように一定で
ある。従って、減算回路６の出力電圧Ｉには第12図の斜
線部に示すようにサーボ信号オフセットに対応したオフ
セットが含まれ、その結果、減算回路６の出力電圧Ｉを
用いてトラッキング制御を行うと正確にトラッキング制
御ができないという問題点があった。
のいずれのモードにおいても第12図に示すように一定で
ある。従って、減算回路６の出力電圧Ｉには第12図の斜
線部に示すようにサーボ信号オフセットに対応したオフ
セットが含まれ、その結果、減算回路６の出力電圧Ｉを
用いてトラッキング制御を行うと正確にトラッキング制
御ができないという問題点があった。
また、ハードディスクに記録する情報量を多くしようと
すると、サーボ領域を狭くする必要がある。このように
すると第14図に示すようにサーボ信号A,Cの出現期間も
短くなる。そのため、ホールドコンデンサC3の充電電圧
Ｄが第14図に示すようにサーボ信号Ｂのピーク値である
（Vref＋（1/2）VS）に達しない場合があり、上記サー
ボ信号オフセットと相まって、減算回路６の出力電圧Ｉ
に第14図の斜線部に相当する大きなオフセットが生じ
る。その結果、正確にトラッキング制御ができないとい
う問題点があった。また、サンプリング期間が短い場合
（サンプリングパルスがローレベルの期間が短い場合）
にも、上述したサーボ領域が狭くなったのと同様の問題
点があった。
すると、サーボ領域を狭くする必要がある。このように
すると第14図に示すようにサーボ信号A,Cの出現期間も
短くなる。そのため、ホールドコンデンサC3の充電電圧
Ｄが第14図に示すようにサーボ信号Ｂのピーク値である
（Vref＋（1/2）VS）に達しない場合があり、上記サー
ボ信号オフセットと相まって、減算回路６の出力電圧Ｉ
に第14図の斜線部に相当する大きなオフセットが生じ
る。その結果、正確にトラッキング制御ができないとい
う問題点があった。また、サンプリング期間が短い場合
（サンプリングパルスがローレベルの期間が短い場合）
にも、上述したサーボ領域が狭くなったのと同様の問題
点があった。
この発明は上記のような問題点を解決するためになされ
たもので、オフセットを含まない信号を出力することが
できるピークホールド回路を得ることを目的とする。
たもので、オフセットを含まない信号を出力することが
できるピークホールド回路を得ることを目的とする。
この発明に係るピークホールド回路は、トラッキング制
御のためのサーボ信号が入力されるサーボ信号入力手段
と、基準電圧が入力される基準電圧入力手段と、サンプ
リングモード／ホールドモードの切替を行うモード切替
手段と、サーボ信号入力手段及びモード切替手段に接続
され、サンプリングモード時、サーボ信号のピーク値に
対応する第１の電圧が充電され、ホールドモード時、第
１の電圧をホールドする第１のサンプルホールド手段
と、基準電圧入力手段及びモード切替手段に接続され、
サンプリングモード時、基準電圧に対応する第２の電圧
が充電され、ホールドモード時、第２の電圧をホールド
する第２のサンプルホールド手段とを備えている。
御のためのサーボ信号が入力されるサーボ信号入力手段
と、基準電圧が入力される基準電圧入力手段と、サンプ
リングモード／ホールドモードの切替を行うモード切替
手段と、サーボ信号入力手段及びモード切替手段に接続
され、サンプリングモード時、サーボ信号のピーク値に
対応する第１の電圧が充電され、ホールドモード時、第
１の電圧をホールドする第１のサンプルホールド手段
と、基準電圧入力手段及びモード切替手段に接続され、
サンプリングモード時、基準電圧に対応する第２の電圧
が充電され、ホールドモード時、第２の電圧をホールド
する第２のサンプルホールド手段とを備えている。
この発明においては、サンプリングモード時、サーボ信
号のピーク値に対応する第１の電圧が充電され、ホール
ドモード時、この第１の電圧をホールドする第１のサン
プルホールド手段と、サンプリングモード時、基準電圧
に対応する第２の電圧が充電され、ホールドモード時、
この第２の電圧をホールドする第２のサンプルホールド
手段とを設けたので、第１のサンプルホールド手段のサ
ンプリング時およびホールド時の特性と、第２のサンプ
リングホールド手段のサンプリング時およびホールド時
の特性を同じにすれば、第１のサンプルホールド手段の
出力オフセットと第２のサンプルホールド手段の出力オ
フセットが等しくなる。
号のピーク値に対応する第１の電圧が充電され、ホール
ドモード時、この第１の電圧をホールドする第１のサン
プルホールド手段と、サンプリングモード時、基準電圧
に対応する第２の電圧が充電され、ホールドモード時、
この第２の電圧をホールドする第２のサンプルホールド
手段とを設けたので、第１のサンプルホールド手段のサ
ンプリング時およびホールド時の特性と、第２のサンプ
リングホールド手段のサンプリング時およびホールド時
の特性を同じにすれば、第１のサンプルホールド手段の
出力オフセットと第２のサンプルホールド手段の出力オ
フセットが等しくなる。
第１図はハードディスクドライバのトラッキング制御部
の構造を示すブロック図である。ヘッド40は、ハードデ
ィスク20のサーボ領域に記録されているサーボ信号A,B
を読み取り、信号処理装置41に与える。信号処理装置41
は、サーボ信号A,Bを分離するとともに、これらの信号
の逆位相の信号Ａ′,B′を生成する。信号処理装置41
は、サーボ信号Ａ及び信号Ａ′をピークホールド回路42
のサーボ信号入力端子1aa，1baに、サーボ信号Ｂ及び信
号Ｂ′をピークホールド回路43のサーボ信号入力端子1a
b，1bbに各々与える。ピークホールド回路42は、サンプ
リングパルスＰに応答してサーボ信号Ａのピーク値をサ
ンプルホールドし、当該ピーク値を示す信号IAを減算回
路50の＋入力に与える。ピークホールド回路43は、サン
プリングパルスＰに応答してサーボ信号Ｂのピーク値を
サンプルホールドし、当該ピーク値を示す信号IBを減算
回路50の−入力に与える。減算回路50は信号IAとIBとの
差をとりトラッキング制御回路51に与える。トラッキン
グ制御回路51は、減算回路50の出力に応じたトラッキン
グ制御信号Ｔを発生する。ヘッド40はトラッキング制御
信号Ｔに応じて位置が移動する。
の構造を示すブロック図である。ヘッド40は、ハードデ
ィスク20のサーボ領域に記録されているサーボ信号A,B
を読み取り、信号処理装置41に与える。信号処理装置41
は、サーボ信号A,Bを分離するとともに、これらの信号
の逆位相の信号Ａ′,B′を生成する。信号処理装置41
は、サーボ信号Ａ及び信号Ａ′をピークホールド回路42
のサーボ信号入力端子1aa，1baに、サーボ信号Ｂ及び信
号Ｂ′をピークホールド回路43のサーボ信号入力端子1a
b，1bbに各々与える。ピークホールド回路42は、サンプ
リングパルスＰに応答してサーボ信号Ａのピーク値をサ
ンプルホールドし、当該ピーク値を示す信号IAを減算回
路50の＋入力に与える。ピークホールド回路43は、サン
プリングパルスＰに応答してサーボ信号Ｂのピーク値を
サンプルホールドし、当該ピーク値を示す信号IBを減算
回路50の−入力に与える。減算回路50は信号IAとIBとの
差をとりトラッキング制御回路51に与える。トラッキン
グ制御回路51は、減算回路50の出力に応じたトラッキン
グ制御信号Ｔを発生する。ヘッド40はトラッキング制御
信号Ｔに応じて位置が移動する。
第２図はハードディスク20の一部分20Aの拡大図であ
る。第２図において、Ａ方向は外周方向を示し、Ｂ方向
は円周方向を示す。サーボ領域Ｘにはヘッド40のトラッ
キング制御を行うためのサーボ信号A,Bが記録されてい
る。正常にトラッキングが行われている場合、ヘッド40
は正常な位置40bにある。このときヘッド40はサーボ信
号A,Bの両方の信号を同じ程度に読み取るので、Y,Zの両
領域において、信号のピーク値は等しくなる。サーボ信
号入力端子1aaには第３図に示すＹ領域の信号が入力さ
れ、サーボ信号入力端子1baには第３図に示すＺ領域の
信号が入力される。一方、サーボ信号入力端子1ab，1bb
にはY,Z領域の信号と逆位相の信号が各々入力される。
この場合、減算回路50の＋入力電位と−入力電位は等し
くなり、減算回路50の出力は０となる。トラッキング制
御回路51はヘッド40を現在の位置に保つようなトラッキ
ング制御信号Ｔを発生する。
る。第２図において、Ａ方向は外周方向を示し、Ｂ方向
は円周方向を示す。サーボ領域Ｘにはヘッド40のトラッ
キング制御を行うためのサーボ信号A,Bが記録されてい
る。正常にトラッキングが行われている場合、ヘッド40
は正常な位置40bにある。このときヘッド40はサーボ信
号A,Bの両方の信号を同じ程度に読み取るので、Y,Zの両
領域において、信号のピーク値は等しくなる。サーボ信
号入力端子1aaには第３図に示すＹ領域の信号が入力さ
れ、サーボ信号入力端子1baには第３図に示すＺ領域の
信号が入力される。一方、サーボ信号入力端子1ab，1bb
にはY,Z領域の信号と逆位相の信号が各々入力される。
この場合、減算回路50の＋入力電位と−入力電位は等し
くなり、減算回路50の出力は０となる。トラッキング制
御回路51はヘッド40を現在の位置に保つようなトラッキ
ング制御信号Ｔを発生する。
次に、ヘッド40がディスク20の外周方向（Ａ方向）に位
置ずれした場合について説明する。ヘッド40が異常位置
40aに移動すると、ヘッド40はサーボ信号Ａのみを読み
取り、サーボ信号Ｂは読み取らない。そのため、サーボ
信号入力端子1aaには第４図に示すＹ領域の信号（振幅
大）が入力され、サーボ信号入力端子1baには第４図に
示すＺ領域の信号（振幅ゼロ）が入力される。
置ずれした場合について説明する。ヘッド40が異常位置
40aに移動すると、ヘッド40はサーボ信号Ａのみを読み
取り、サーボ信号Ｂは読み取らない。そのため、サーボ
信号入力端子1aaには第４図に示すＹ領域の信号（振幅
大）が入力され、サーボ信号入力端子1baには第４図に
示すＺ領域の信号（振幅ゼロ）が入力される。
この場合、減算回路50の＋入力に与えられる電圧の方が
−入力に与えられる電圧よりも大きいので、減算回路50
は正の電圧をトラッキング制御回路51に与える。トラッ
キング制御回路51はこの正の電圧に応答して、ヘッド40
をディスク20の中心方向（Ａ方向と逆の方向）に移動さ
せるためのトラッキング制御信号Ｔをヘッド40に与え
る。ヘッド40はこのトラッキング制御信号Ｔに応答して
ディスク20の中心方向に移動し位置ずれが修正される。
−入力に与えられる電圧よりも大きいので、減算回路50
は正の電圧をトラッキング制御回路51に与える。トラッ
キング制御回路51はこの正の電圧に応答して、ヘッド40
をディスク20の中心方向（Ａ方向と逆の方向）に移動さ
せるためのトラッキング制御信号Ｔをヘッド40に与え
る。ヘッド40はこのトラッキング制御信号Ｔに応答して
ディスク20の中心方向に移動し位置ずれが修正される。
次に、ヘッド40がハードディスク20の中心方向に位置ず
れした場合について説明する。ヘッド40が異常位置40c
に移動するとヘッド40は、サーボ信号Ｂのみを深く読み
取り、サーボ信号Ａは読み取らない。そのため、サーボ
信号入力端子1aaには第５図に示すＹ領域の信号（振幅
ゼロ）が入力され、サーボ信号入力端子1baには第５図
に示すＺ領域の信号（振幅大）が入力される。
れした場合について説明する。ヘッド40が異常位置40c
に移動するとヘッド40は、サーボ信号Ｂのみを深く読み
取り、サーボ信号Ａは読み取らない。そのため、サーボ
信号入力端子1aaには第５図に示すＹ領域の信号（振幅
ゼロ）が入力され、サーボ信号入力端子1baには第５図
に示すＺ領域の信号（振幅大）が入力される。
この場合、減算回路50の−入力に与えられる電圧の方が
＋入力のそれよりも大きいので、減算回路50は負の電圧
をトラッキング制御回路51に与える。トラッキング制御
回路51はこの負の電圧に応答してヘッド40をディスク20
の外周方向Ａに移動させるためのトラッキング信号Ｔを
ヘッド40に与える。ヘッド40はこのトラッキング信号Ｔ
に応答してディスク20の外周方向Ａに移動し移置ずれが
修正される。
＋入力のそれよりも大きいので、減算回路50は負の電圧
をトラッキング制御回路51に与える。トラッキング制御
回路51はこの負の電圧に応答してヘッド40をディスク20
の外周方向Ａに移動させるためのトラッキング信号Ｔを
ヘッド40に与える。ヘッド40はこのトラッキング信号Ｔ
に応答してディスク20の外周方向Ａに移動し移置ずれが
修正される。
第６図，第７図はこの発明に係るピークホールド回路の
一実施例を示す回路図である。第６図に示す回路は第１
図に示すピークホールド回路42に相当し、第７図に示す
回路は第１図に示すピークホールド回路43に相当する。
第６図，第７図に示した回路の構成は同一であるので、
以下、第６図に示した回路についてのみ説明する。
一実施例を示す回路図である。第６図に示す回路は第１
図に示すピークホールド回路42に相当し、第７図に示す
回路は第１図に示すピークホールド回路43に相当する。
第６図，第７図に示した回路の構成は同一であるので、
以下、第６図に示した回路についてのみ説明する。
第11図に示した従来回路との相違点は、サーボ信号Ｃだ
けでなく、基準電圧Vrefもサーボ信号Ｃと同一条件でサ
ンプルホールドするようにしたことである。このため
に、基準電圧サンプルホールド用スイッチ30a及び基準
電圧ホールド用コンデンサC30aを新たに設けている。基
準電圧サンプルホールド用スイッチ30aは一方端が接地
され、他方端が抵抗R30aを介しトランジスタQ5aのベー
スに接続されている。基準電圧サンプルホールド用スイ
ッチ30aはサンプリングパルス入力端子8aから与えられ
るサンプリングパルスＰのレベルに応じてON/OFFする。
基準電圧ホールド用コンデンサC30aはトランジスタQ5a
のエミッタと基準電圧用後段バッファ3aの入力との共通
接続点と接地間に接続されている。基準電圧ホールド用
コンデンサC30aは基準電圧サンプルホールド用スイッチ
30aのON/OFFに応じて、ホールドモード／サンプリング
モードが切り替わる。
けでなく、基準電圧Vrefもサーボ信号Ｃと同一条件でサ
ンプルホールドするようにしたことである。このため
に、基準電圧サンプルホールド用スイッチ30a及び基準
電圧ホールド用コンデンサC30aを新たに設けている。基
準電圧サンプルホールド用スイッチ30aは一方端が接地
され、他方端が抵抗R30aを介しトランジスタQ5aのベー
スに接続されている。基準電圧サンプルホールド用スイ
ッチ30aはサンプリングパルス入力端子8aから与えられ
るサンプリングパルスＰのレベルに応じてON/OFFする。
基準電圧ホールド用コンデンサC30aはトランジスタQ5a
のエミッタと基準電圧用後段バッファ3aの入力との共通
接続点と接地間に接続されている。基準電圧ホールド用
コンデンサC30aは基準電圧サンプルホールド用スイッチ
30aのON/OFFに応じて、ホールドモード／サンプリング
モードが切り替わる。
基準電圧用後段バッファ3aの構成を第8A図に示す。NPN
トランジスタQ11はベースがトランジスタQ5aのエミッタ
とコンデンサC30aの共通接続点に、コレクタが電源VCC
に各々接続され、エミッタが定電流源I11を介して接地
されている。サーボ信号用後段バッファ5aも同様の構成
を有しており、これを第8B図に示す。
トランジスタQ11はベースがトランジスタQ5aのエミッタ
とコンデンサC30aの共通接続点に、コレクタが電源VCC
に各々接続され、エミッタが定電流源I11を介して接地
されている。サーボ信号用後段バッファ5aも同様の構成
を有しており、これを第8B図に示す。
なお、第６図の回路において、第11図に示した従来回路
と同じ素子には添字ａを付した同じ記号を用いている。
また、第７図の回路では、添字ａをｂに変更している。
と同じ素子には添字ａを付した同じ記号を用いている。
また、第７図の回路では、添字ａをｂに変更している。
以下、ピークホールド回路42の動作について説明する。
サーボ信号入力端子1aa，1baに入力された互いに逆相の
信号A,A′は全波整流回路2aに与えられる。サーボ信号
入力端子1aaに入力されたサーボ信号Ａはカップリング
コンデンサC1aを介しトランジスタQ1aのベースに与えら
れる。サーボ信号入力端子1baに入力された信号Ａ′は
カップリングコンデンサC2aを介しトランジスタQ2aのベ
ースに与えられる。トランジスタQ1a，Q2aはベースに与
えられる信号A,A′のレベルに応じてその導通度が変化
する。そして、トランジスタQ6aのベースには全波整流
されたサーボ信号Ｃが与えられる。
サーボ信号入力端子1aa，1baに入力された互いに逆相の
信号A,A′は全波整流回路2aに与えられる。サーボ信号
入力端子1aaに入力されたサーボ信号Ａはカップリング
コンデンサC1aを介しトランジスタQ1aのベースに与えら
れる。サーボ信号入力端子1baに入力された信号Ａ′は
カップリングコンデンサC2aを介しトランジスタQ2aのベ
ースに与えられる。トランジスタQ1a，Q2aはベースに与
えられる信号A,A′のレベルに応じてその導通度が変化
する。そして、トランジスタQ6aのベースには全波整流
されたサーボ信号Ｃが与えられる。
以下、トランジスタQ6aのベースに与えられるサーボ信
号Ｃが、第12図に示したのと同様ピーク値が（Vref＋
（1/2）VS）である全波整流信号であり、トランジスタQ
4aのベースにはトランジスタQ3aを介して基準電圧源E1a
より基準電圧Vrefが与えられた場合について説明する。
このような状態において、サンプリングパルス入力端子
8aに入力されているサンプリングパルスＰが第９図に示
すようにローレベルになるとサーボ信号サンプルホール
ド用スイッチ4a及び基準電圧サンプルホールド用スイッ
チ30aがOFFする。すると、トランジスタQ7a，Q5aがON
し、サンプリングモードとなる。トランジスタQ7aがON
することにより、サーボ信号ＣはトランジスタQ6a，Q7a
を介し、サーボ信号ホールド用コンデンサC3aに与えら
れる。このためサーボ信号ホールド用コンデンサC3aは
充電され、その充電電圧Ｄは第９図に示すようにサーボ
信号Ｃのピーク電圧（Vref＋（1/2）VS）に達する。ま
た、トランジスタQ5aがONすることにより、基準電圧V
refはトランジスタQ4a，Q5aを介し基準電圧ホールド用
コンデンサC30aに与えられる。このため基準電圧ホール
ド用コンデンサC30aは充電され、その充電電圧Ｅは基準
電圧Vrefに達する。
号Ｃが、第12図に示したのと同様ピーク値が（Vref＋
（1/2）VS）である全波整流信号であり、トランジスタQ
4aのベースにはトランジスタQ3aを介して基準電圧源E1a
より基準電圧Vrefが与えられた場合について説明する。
このような状態において、サンプリングパルス入力端子
8aに入力されているサンプリングパルスＰが第９図に示
すようにローレベルになるとサーボ信号サンプルホール
ド用スイッチ4a及び基準電圧サンプルホールド用スイッ
チ30aがOFFする。すると、トランジスタQ7a，Q5aがON
し、サンプリングモードとなる。トランジスタQ7aがON
することにより、サーボ信号ＣはトランジスタQ6a，Q7a
を介し、サーボ信号ホールド用コンデンサC3aに与えら
れる。このためサーボ信号ホールド用コンデンサC3aは
充電され、その充電電圧Ｄは第９図に示すようにサーボ
信号Ｃのピーク電圧（Vref＋（1/2）VS）に達する。ま
た、トランジスタQ5aがONすることにより、基準電圧V
refはトランジスタQ4a，Q5aを介し基準電圧ホールド用
コンデンサC30aに与えられる。このため基準電圧ホール
ド用コンデンサC30aは充電され、その充電電圧Ｅは基準
電圧Vrefに達する。
サンプリングパルスＰがハイレベルになると、サンプル
ホールド用スイッチ4a，30aが共にONする。サンプルホ
ールド用スイッチ4a，30aがONすると、トランジスタ
Q7a，Q5aがOFFし、ホールドモードとなる。このホール
ドモードにおいて、サーボ信号ホールド用コンデンサC
3aの充電電圧Ｄ（Vref＋（1/2）VS）は、サーボ信号用
後段バッファ5aを構成する第8B図のトランジスタQ12の
ベースからエミッタに漏れる。そのため、サーボ信号ホ
ールド用コンデンサC3aの充電電圧Ｄは第９図に示すよ
うにVref＋（1/2）VSから徐々に減少し、斜線部に相当
するオフセットが生じる。一方、基準電圧ホールド用コ
ンデンサC30aの充電電圧Ｅ（Vref）も、基準電圧用後段
バッファ3aを構成する第8A図のトランジスタQ11のベー
スからエミッタに漏れる。そのため、基準電圧ホールド
用コンデンサC30aの充電電圧Ｅも第９図に示すようにV
refから徐々に減少し、斜線部に相当するオフセットが
生じる。充電電圧ＤとＥのオフセットが等しくなるよう
に各素子の条件を設定すると、減算回路6aの出力には第
９図に示すようにオフセットが相殺された信号IAが出力
される。
ホールド用スイッチ4a，30aが共にONする。サンプルホ
ールド用スイッチ4a，30aがONすると、トランジスタ
Q7a，Q5aがOFFし、ホールドモードとなる。このホール
ドモードにおいて、サーボ信号ホールド用コンデンサC
3aの充電電圧Ｄ（Vref＋（1/2）VS）は、サーボ信号用
後段バッファ5aを構成する第8B図のトランジスタQ12の
ベースからエミッタに漏れる。そのため、サーボ信号ホ
ールド用コンデンサC3aの充電電圧Ｄは第９図に示すよ
うにVref＋（1/2）VSから徐々に減少し、斜線部に相当
するオフセットが生じる。一方、基準電圧ホールド用コ
ンデンサC30aの充電電圧Ｅ（Vref）も、基準電圧用後段
バッファ3aを構成する第8A図のトランジスタQ11のベー
スからエミッタに漏れる。そのため、基準電圧ホールド
用コンデンサC30aの充電電圧Ｅも第９図に示すようにV
refから徐々に減少し、斜線部に相当するオフセットが
生じる。充電電圧ＤとＥのオフセットが等しくなるよう
に各素子の条件を設定すると、減算回路6aの出力には第
９図に示すようにオフセットが相殺された信号IAが出力
される。
次に、ディスク20に記録する情報量の増大によりサーボ
領域Ｘが狭くなり、第10図に示すように、サーボ信号A,
Cの出現期間が短くなった場合について説明する。この
場合には、サンプルモードにおいて、サーボ信号ホール
ド用コンデンサC3aの充電電圧Ｄは、第10図に示すよう
に、サーボ信号Ｃのピーク値（Vref＋（1/2）VS）に達
しない。ここでサンプリング効率をα（α＜１）とする
とコンデンサC3aの充電電圧Ｄはα・（Vref＋（1/2）
VS）と表わされる。また、ホールドモードにおいて、コ
ンデンサC3aの充電電圧Ｄは上述したようにサーボ信号
用後段バッファ5aを構成する第8B図のトランジスタQ12
を介し放電される。従って、コンデンサC3aの充電電圧
Ｄは、第10図に示すようにα・（Vref＋（1/2）VS）か
ら徐々に減少していき、斜線部に相当するオフセットが
生じる。
領域Ｘが狭くなり、第10図に示すように、サーボ信号A,
Cの出現期間が短くなった場合について説明する。この
場合には、サンプルモードにおいて、サーボ信号ホール
ド用コンデンサC3aの充電電圧Ｄは、第10図に示すよう
に、サーボ信号Ｃのピーク値（Vref＋（1/2）VS）に達
しない。ここでサンプリング効率をα（α＜１）とする
とコンデンサC3aの充電電圧Ｄはα・（Vref＋（1/2）
VS）と表わされる。また、ホールドモードにおいて、コ
ンデンサC3aの充電電圧Ｄは上述したようにサーボ信号
用後段バッファ5aを構成する第8B図のトランジスタQ12
を介し放電される。従って、コンデンサC3aの充電電圧
Ｄは、第10図に示すようにα・（Vref＋（1/2）VS）か
ら徐々に減少していき、斜線部に相当するオフセットが
生じる。
一方、サンプリングモードにおいては、基準電圧Vrefも
サンプリングされるわけであるが、このときのサンプリ
ング効率がサーボ信号のサンプリング効率と同じαにな
るように素子条件を設定しておく。すると、基準電圧ホ
ールド用コンデンサC30aの充電電圧Ｅはα・Vrefとな
る。このコンデンサC30aの充電電圧Ｅは上述したように
基準電圧用後段バッファ3aを構成する第8A図のトランジ
スタQ11のベースからエミッタに漏れることにより、第1
0図に示すようにα・Vrefから徐々に減少し、斜線部に
相当するオフセットが生じる。上記コンデンサC3aとC
30aのホールド電圧の減少の度合が同じになるように素
子条件を設定しておく。こうすることにより、減算回路
6aの出力には第10図に示すようにオフセットが互いに相
殺された真のサーボ信号Ｃのピーク値（1/2）VSを示す
信号IAが出力される。
サンプリングされるわけであるが、このときのサンプリ
ング効率がサーボ信号のサンプリング効率と同じαにな
るように素子条件を設定しておく。すると、基準電圧ホ
ールド用コンデンサC30aの充電電圧Ｅはα・Vrefとな
る。このコンデンサC30aの充電電圧Ｅは上述したように
基準電圧用後段バッファ3aを構成する第8A図のトランジ
スタQ11のベースからエミッタに漏れることにより、第1
0図に示すようにα・Vrefから徐々に減少し、斜線部に
相当するオフセットが生じる。上記コンデンサC3aとC
30aのホールド電圧の減少の度合が同じになるように素
子条件を設定しておく。こうすることにより、減算回路
6aの出力には第10図に示すようにオフセットが互いに相
殺された真のサーボ信号Ｃのピーク値（1/2）VSを示す
信号IAが出力される。
以上はピークホールド回路42の動作について説明した
が、ピークホールド回路43も上述したのと同様の動作を
行う。これにより、ピークホールド回路43の減算回路6b
の出力にもオフセットが相殺された信号IBを得ることが
できる。
が、ピークホールド回路43も上述したのと同様の動作を
行う。これにより、ピークホールド回路43の減算回路6b
の出力にもオフセットが相殺された信号IBを得ることが
できる。
減算回路6a，6bの出力は各々減算回路50の＋入力，−入
力に与えられる。減算回路50は減算回路6aの出力から減
算回路6bの出力を減算し、トラッキング制御回路51に与
える。トラッキング制御回路無51は減算回路50の出力に
応じたトラッキング制御信号Ｔを発生し、前述のように
ヘッド40の位置を調整する。このとき、前述のように減
算回路6a，6bの出力にはオフセット電圧が含まれていな
いので、正確なトラッキング制御ができる。また、サン
プリング期間が短くてもオフセットが相殺された出力を
得ることができるので、高速のピークホールド回路が実
現できる。
力に与えられる。減算回路50は減算回路6aの出力から減
算回路6bの出力を減算し、トラッキング制御回路51に与
える。トラッキング制御回路無51は減算回路50の出力に
応じたトラッキング制御信号Ｔを発生し、前述のように
ヘッド40の位置を調整する。このとき、前述のように減
算回路6a，6bの出力にはオフセット電圧が含まれていな
いので、正確なトラッキング制御ができる。また、サン
プリング期間が短くてもオフセットが相殺された出力を
得ることができるので、高速のピークホールド回路が実
現できる。
以上のようにこの発明によれば、サーボ信号入力手段及
びモード切替手段に接続され、サンプリングモード時、
サーボ信号のピーク値に対応する第１の電圧が充電さ
れ、ホールドモード時、第１の電圧をホールドする第１
のサンプルホールド手段と、基準電圧入力手段及びモー
ド切替手段に接続され、サンプリングモード時、基準電
圧に対応する第２の電圧が充電され、ホールドモード
時、第２の電圧をホールドする第２のサンプルホールド
手段とを設けたので、第１のサンプルホールド手段のサ
ンプリング時およびホールド時の特性と、第２のサンプ
リングホールド手段のサンプリング時およびホールド時
の特性を同じにすれば、第１のホールド手段の出力に含
まれるオフセットと第２のホールド手段の出力に含まれ
るオフセットが互いに等しくなり、両者の差をとること
によりオフセットがない出力を得ることができるという
効果がある。
びモード切替手段に接続され、サンプリングモード時、
サーボ信号のピーク値に対応する第１の電圧が充電さ
れ、ホールドモード時、第１の電圧をホールドする第１
のサンプルホールド手段と、基準電圧入力手段及びモー
ド切替手段に接続され、サンプリングモード時、基準電
圧に対応する第２の電圧が充電され、ホールドモード
時、第２の電圧をホールドする第２のサンプルホールド
手段とを設けたので、第１のサンプルホールド手段のサ
ンプリング時およびホールド時の特性と、第２のサンプ
リングホールド手段のサンプリング時およびホールド時
の特性を同じにすれば、第１のホールド手段の出力に含
まれるオフセットと第２のホールド手段の出力に含まれ
るオフセットが互いに等しくなり、両者の差をとること
によりオフセットがない出力を得ることができるという
効果がある。
第１図はハードディスクドライバのトラッキング制御部
の構成を示すブロック図、第２図はハードディスクの一
部拡大図、第３図，第４図及び第５図は第１図に示した
制御部の動作を説明するための図、第６図及び第７図は
この発明に係るピークホールド回路の一実施例を示す回
路図、第8A図は基準電圧用後段バッファの構成を示す回
路図、第8B図はサーボ信号用後段バッファの構成を示す
回路図、第９図及び第10図は第６図及び第７図に示した
回路の動作を説明するための図、第11図は従来のピーク
ホールド回路を示す回路図、第12図及び第14図は第11図
に示した回路の動作を説明するための図、第13図はサー
ボ信号用後段バッファの構成を示す回路図である。 図において、2a及び2bは全波整流回路、3a及び3bは基準
電圧用後段バッファ、4a及び4bはサーボ信号サンプルホ
ールド用スイッチ、5a及び5bはサーボ信号用後段バッフ
ァ、6a及び6bは減算回路、30a及び30bは基準電圧サンプ
ルホールド用スイッチ、E1a及びE1bは基準電圧源、C3a
及びC3bはサーボ信号ホールド用コンデンサ、C30a及びC
30bは基準電圧ホールド用コンデンサである。 なお、各図中同一符号は同一または相当部分を示す。
の構成を示すブロック図、第２図はハードディスクの一
部拡大図、第３図，第４図及び第５図は第１図に示した
制御部の動作を説明するための図、第６図及び第７図は
この発明に係るピークホールド回路の一実施例を示す回
路図、第8A図は基準電圧用後段バッファの構成を示す回
路図、第8B図はサーボ信号用後段バッファの構成を示す
回路図、第９図及び第10図は第６図及び第７図に示した
回路の動作を説明するための図、第11図は従来のピーク
ホールド回路を示す回路図、第12図及び第14図は第11図
に示した回路の動作を説明するための図、第13図はサー
ボ信号用後段バッファの構成を示す回路図である。 図において、2a及び2bは全波整流回路、3a及び3bは基準
電圧用後段バッファ、4a及び4bはサーボ信号サンプルホ
ールド用スイッチ、5a及び5bはサーボ信号用後段バッフ
ァ、6a及び6bは減算回路、30a及び30bは基準電圧サンプ
ルホールド用スイッチ、E1a及びE1bは基準電圧源、C3a
及びC3bはサーボ信号ホールド用コンデンサ、C30a及びC
30bは基準電圧ホールド用コンデンサである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- 【請求項１】トラッキング制御のためのサーボ信号が入
力されるサーボ信号入力手段と、 基準電圧が入力される基準電圧入力手段と、 サンプリングモード／ホールドモードの切替を行うモー
ド切替手段と、 前記サーボ信号入力手段及び前記モード切替手段に接続
され、サンプリングモード時、前記サーボ信号のピーク
値に対応する第１の電圧が充電され、ホールドモード
時、前記第１の電圧をホールドする第１のサンプルホー
ルド手段と、 前記基準電圧入力手段及び前記モード切替手段に接続さ
れ、サンプリングモード時、前記基準電圧に対応する第
２の電圧が充電され、ホールドモード時、前記第２の電
圧をホールドする第２のサンプルホールド手段とを備え
たピークホールド回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183213A JPH0750135B2 (ja) | 1989-07-14 | 1989-07-14 | ピークホールド回路 |
| US07/536,472 US5134313A (en) | 1989-07-14 | 1990-06-12 | Peak hold circuit |
| GB9013234A GB2233848B (en) | 1989-07-14 | 1990-06-13 | Peak hold circuit |
| IT67539A IT1240208B (it) | 1989-07-14 | 1990-07-12 | Circuito di mantenimento di picco. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183213A JPH0750135B2 (ja) | 1989-07-14 | 1989-07-14 | ピークホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346571A JPH0346571A (ja) | 1991-02-27 |
| JPH0750135B2 true JPH0750135B2 (ja) | 1995-05-31 |
Family
ID=16131762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183213A Expired - Lifetime JPH0750135B2 (ja) | 1989-07-14 | 1989-07-14 | ピークホールド回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5134313A (ja) |
| JP (1) | JPH0750135B2 (ja) |
| GB (1) | GB2233848B (ja) |
| IT (1) | IT1240208B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331206A (en) * | 1992-05-01 | 1994-07-19 | The Grass Valley Group, Inc. | Circuit for driving a transmission line |
| JPH08286642A (ja) * | 1995-04-11 | 1996-11-01 | Sony Corp | 表示装置 |
| US5734276A (en) * | 1996-02-20 | 1998-03-31 | Motorola, Inc. | Circuit and method for reducing distortion in a track and hold amplifier |
| US7804337B2 (en) * | 2007-10-23 | 2010-09-28 | Texas Instruments Incorporated | Method and apparatus of SFDR enhancement |
| US8581633B2 (en) | 2012-01-17 | 2013-11-12 | Hamilton Sundstrand Corporation | Analog peak hold circuits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1385410A (en) * | 1972-08-10 | 1975-02-26 | Micro Consultants Ltd | Signal sampling |
| US3820033A (en) * | 1973-05-16 | 1974-06-25 | Tektronix Inc | Mos-fet sample and hold system for digitizing high frequency signals |
| GB1533468A (en) * | 1976-08-12 | 1978-11-22 | Elliott Bros | Sample and hold circuits |
| US4295099A (en) * | 1979-09-05 | 1981-10-13 | Honeywell Inc. | Peak detector |
| JPS60186186A (ja) * | 1984-03-05 | 1985-09-21 | Sony Corp | サンブルホ−ルド回路 |
| FR2597648B1 (fr) * | 1986-04-22 | 1992-09-11 | Thomson Csf | Circuit d'echantillonnage et maintien de signal a faible residu d'echantillonnage et utilisation de ce circuit au double echantillonnage correle de signaux |
-
1989
- 1989-07-14 JP JP1183213A patent/JPH0750135B2/ja not_active Expired - Lifetime
-
1990
- 1990-06-12 US US07/536,472 patent/US5134313A/en not_active Expired - Lifetime
- 1990-06-13 GB GB9013234A patent/GB2233848B/en not_active Expired - Fee Related
- 1990-07-12 IT IT67539A patent/IT1240208B/it active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| GB2233848B (en) | 1994-05-04 |
| IT9067539A1 (it) | 1992-01-12 |
| IT1240208B (it) | 1993-11-27 |
| JPH0346571A (ja) | 1991-02-27 |
| GB2233848A (en) | 1991-01-16 |
| US5134313A (en) | 1992-07-28 |
| GB9013234D0 (en) | 1990-08-01 |
| IT9067539A0 (it) | 1990-07-12 |
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