JPH06112248A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06112248A JPH06112248A JP25936692A JP25936692A JPH06112248A JP H06112248 A JPH06112248 A JP H06112248A JP 25936692 A JP25936692 A JP 25936692A JP 25936692 A JP25936692 A JP 25936692A JP H06112248 A JPH06112248 A JP H06112248A
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- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
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- Macromolecular Compounds Obtained By Forming Nitrogen-Containing Linkages In General (AREA)
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 ポリイミドテープを必要としないＬＯＣパッ
ケージの製造方法を提供する。 【構成】 次に示す一連のＬＯＣパッケージの製造工程
を提案する。 １．半導体素子１上に（板状冶具）スペーサ７を置く。 ２．板状冶具上にリードフレーム２を置き半導体素子１
の電極パッド４とリードフレーム２をワイヤボンディン
グする。 ３．（板状冶具）スペーサ７を取り除く。 ４．半導体素子１の表面とリード、ワイヤを絶縁樹脂５
を注入することにより固定する。 【効果】 上記した工程を用いることにより、リードフ
レーム２と半導体素子１は絶縁樹脂５により固定され、
また、メモリのソフトエラーを誘起するリードフレーム
から放射されるα線もこの絶縁樹脂により阻止すること
ができる。このため接着用ポリイミドテープをリードフ
レーム、またはメモリチップに張り付ける工程を必要と
せずにＬＯＣパッケージを構成することができる。
ケージの製造方法を提供する。 【構成】 次に示す一連のＬＯＣパッケージの製造工程
を提案する。 １．半導体素子１上に（板状冶具）スペーサ７を置く。 ２．板状冶具上にリードフレーム２を置き半導体素子１
の電極パッド４とリードフレーム２をワイヤボンディン
グする。 ３．（板状冶具）スペーサ７を取り除く。 ４．半導体素子１の表面とリード、ワイヤを絶縁樹脂５
を注入することにより固定する。 【効果】 上記した工程を用いることにより、リードフ
レーム２と半導体素子１は絶縁樹脂５により固定され、
また、メモリのソフトエラーを誘起するリードフレーム
から放射されるα線もこの絶縁樹脂により阻止すること
ができる。このため接着用ポリイミドテープをリードフ
レーム、またはメモリチップに張り付ける工程を必要と
せずにＬＯＣパッケージを構成することができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体パッケージの製造
方法に関するものである。
方法に関するものである。
【０００２】
【従来の技術】メモリチップは半導体素子の微細加工技
術向上により記憶容量は著しく増大しチップ寸法は大型
化の傾向にある。メモリチップのパッケージは、種類・
寸法および外部端子の配置・位置が半導体メーカー各社
で規格化されており、そのため記憶容量が多くなった大
型のメモリチップは規格統一化されたパッケージへの収
納は極めて困難であった。このような大型のメモリチッ
プを収納するパッケージ形態として（図３）に示すＬＯ
Ｃ（リード・オン・チップ、以下ＬＯＣと称す）方式の
リードフレーム型パッケージ１９が用いられている。こ
の方式は従来チップの周辺に設けられていた素子電極２
１をチップ中央に配置したメモリチップ２０と素子電極
２１と相対したボンディングリード２２’を有したリー
ドフレーム２２を用いてパッケージングするもので、リ
ードフレーム２２は半導体チップ２０上にポリイミドの
接着テープ２３を介して接合されている。特徴は以下の
通りである。 １）リードフレーム２２のボンディングリード２２’と
メモリチップ２０の素子電極２１とのワイヤ２４のボン
ディングがメモリチップ２０の中央で行なわれるため、
従来のパッケージで必要であっためメモリチップ２０の
周辺のボンディング領域が不要となりパッケージ幅を約
２０％小さくでき、パッケージの小型化をはかることが
できる。 ２）素子電極２１（信号、電源、ＧＮＤ電極）の中央配
置で信号、電源の配線長（図示せず）が短くなり、配線
容量と配線抵抗の低減により配線遅延とノイズが低減さ
れメモリアクセスの高速度化とメモリチップ２０の電気
特性を大幅に向上することができる。 ３）リードフレーム２２にはメモリチップ２０をダイボ
ンドするダイパッドが存在しないためパッケージモール
ド後におけるリードフレーム２２とモールド樹脂２５の
界面のクラックが発生しにくく耐湿性を向上できる。 ４）ダイパッドがないリードフレーム２２のためメモリ
チップ２０のセル構造およびセル配置変更等によって生
じた品種変更においてもこれまでのリードフレーム２２
およびモールド形成金型が使用でき、製造コストを下げ
ることができる。 ５）リードフレーム２２から放射されメモリのソフトエ
ラーを誘起するα線をポリイミドの接着テープ２３によ
り阻止している。
術向上により記憶容量は著しく増大しチップ寸法は大型
化の傾向にある。メモリチップのパッケージは、種類・
寸法および外部端子の配置・位置が半導体メーカー各社
で規格化されており、そのため記憶容量が多くなった大
型のメモリチップは規格統一化されたパッケージへの収
納は極めて困難であった。このような大型のメモリチッ
プを収納するパッケージ形態として（図３）に示すＬＯ
Ｃ（リード・オン・チップ、以下ＬＯＣと称す）方式の
リードフレーム型パッケージ１９が用いられている。こ
の方式は従来チップの周辺に設けられていた素子電極２
１をチップ中央に配置したメモリチップ２０と素子電極
２１と相対したボンディングリード２２’を有したリー
ドフレーム２２を用いてパッケージングするもので、リ
ードフレーム２２は半導体チップ２０上にポリイミドの
接着テープ２３を介して接合されている。特徴は以下の
通りである。 １）リードフレーム２２のボンディングリード２２’と
メモリチップ２０の素子電極２１とのワイヤ２４のボン
ディングがメモリチップ２０の中央で行なわれるため、
従来のパッケージで必要であっためメモリチップ２０の
周辺のボンディング領域が不要となりパッケージ幅を約
２０％小さくでき、パッケージの小型化をはかることが
できる。 ２）素子電極２１（信号、電源、ＧＮＤ電極）の中央配
置で信号、電源の配線長（図示せず）が短くなり、配線
容量と配線抵抗の低減により配線遅延とノイズが低減さ
れメモリアクセスの高速度化とメモリチップ２０の電気
特性を大幅に向上することができる。 ３）リードフレーム２２にはメモリチップ２０をダイボ
ンドするダイパッドが存在しないためパッケージモール
ド後におけるリードフレーム２２とモールド樹脂２５の
界面のクラックが発生しにくく耐湿性を向上できる。 ４）ダイパッドがないリードフレーム２２のためメモリ
チップ２０のセル構造およびセル配置変更等によって生
じた品種変更においてもこれまでのリードフレーム２２
およびモールド形成金型が使用でき、製造コストを下げ
ることができる。 ５）リードフレーム２２から放射されメモリのソフトエ
ラーを誘起するα線をポリイミドの接着テープ２３によ
り阻止している。
【０００３】等の特徴を有するものであった。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリチップとリードフレームはポリイ
ミドの接着テープ２３を介して接合されているため、接
着用のポリイミドテープ２３を必要とし、このポリイミ
ドテープ２３をリードフレーム２２、またはメモリチッ
プ２０に張り付ける工程を必要とするという問題点を有
していた。
うな構成では、メモリチップとリードフレームはポリイ
ミドの接着テープ２３を介して接合されているため、接
着用のポリイミドテープ２３を必要とし、このポリイミ
ドテープ２３をリードフレーム２２、またはメモリチッ
プ２０に張り付ける工程を必要とするという問題点を有
していた。
【０００５】本発明は上記問題点に鑑み、ポリイミドテ
ープを必要としないＬＯＣパッケージの製造方法を提供
するものである。
ープを必要としないＬＯＣパッケージの製造方法を提供
するものである。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、 １．半導体素子上にスペーサを置く。
めに本発明は、 １．半導体素子上にスペーサを置く。
【０００７】２．スペーサ上にリードフレームを置き半
導体素子の電極パッドとリードをワイヤボンディングす
る。
導体素子の電極パッドとリードをワイヤボンディングす
る。
【０００８】３．スペーサを取り除く。 と、いう方法を提案する。さらに、また本発明はその後
半導体素子表面とリード、ワイヤを絶縁樹脂を注入する
ことにより固定する。という、一連の工程を提案するも
のである。
半導体素子表面とリード、ワイヤを絶縁樹脂を注入する
ことにより固定する。という、一連の工程を提案するも
のである。
【０００９】
【作用】本発明は上記した工程を用いることにより、リ
ードフレームとメモリチップは絶縁樹脂により固定さ
れ、また、メモリのソフトエラーを誘起するリードフレ
ームから放射されるα線もこの絶縁樹脂により阻止する
ことができる。このため接着用ポリイミドテープをリー
ドフレーム、またはメモリチップに張り付ける工程を必
要とせずにＬＯＣパッケージを構成することができる。
ードフレームとメモリチップは絶縁樹脂により固定さ
れ、また、メモリのソフトエラーを誘起するリードフレ
ームから放射されるα線もこの絶縁樹脂により阻止する
ことができる。このため接着用ポリイミドテープをリー
ドフレーム、またはメモリチップに張り付ける工程を必
要とせずにＬＯＣパッケージを構成することができる。
【００１０】
【実施例】以下本発明の一実施例のＬＯＣパッケージの
製造工程について、図面を参照しながら説明する。
製造工程について、図面を参照しながら説明する。
【００１１】（図１）は本発明の実施例におけるＬＯＣ
パッケージの断面構造を示すものである。図１におい
て、１は半導体素子としてのメモリチップ、２はリード
フレーム、３はワイヤ、４はメモリチップ１の素子電極
（電極パッド）、５はポッティング樹脂、６はモールド
樹脂を示す。
パッケージの断面構造を示すものである。図１におい
て、１は半導体素子としてのメモリチップ、２はリード
フレーム、３はワイヤ、４はメモリチップ１の素子電極
（電極パッド）、５はポッティング樹脂、６はモールド
樹脂を示す。
【００１２】（図２）は本発明の実施令におけるＬＯＣ
パッケージの製造工程を示す。メモリチップ１上にリー
ドフレーム２を適当な隙間をあけて配置、固定する（図
２（ａ））。次に、メモリチップ１とリードフレーム２
との間に、例えばポリイミド等からなる厚さ７０μｍ程
度の板状構造をなす板状冶具であるスペーサ７をメモリ
チップ１上の電極パッド４の手前まで挿入し、スペーサ
７とリードフレーム２とを密着させる（図２（ｂ））。
リードフレーム２のボンディングリード２’と電極パッ
ド４をワイヤ３によりワイヤボンディングする（図２
（ｃ））。スペーサ７を抜きとり、リードフレーム２、
ワイヤ３、電極パッド４、メモリチップ１をポッティン
グ樹脂５により固定する（図（ｄ））。このとき、メモ
リチップ１とリードフレーム２との隙間にはポッティン
グ樹脂５が隙間なく充填され、その間隔はリードフレー
ム２から放射されるα線をポッティング樹脂５が十分に
遮蔽できる距離以上を保つようにする。全体をモールド
樹脂６により全体をモールドし、リードフレーム２のア
ウター側をＪ型に整形する（図２（ｅ））。
パッケージの製造工程を示す。メモリチップ１上にリー
ドフレーム２を適当な隙間をあけて配置、固定する（図
２（ａ））。次に、メモリチップ１とリードフレーム２
との間に、例えばポリイミド等からなる厚さ７０μｍ程
度の板状構造をなす板状冶具であるスペーサ７をメモリ
チップ１上の電極パッド４の手前まで挿入し、スペーサ
７とリードフレーム２とを密着させる（図２（ｂ））。
リードフレーム２のボンディングリード２’と電極パッ
ド４をワイヤ３によりワイヤボンディングする（図２
（ｃ））。スペーサ７を抜きとり、リードフレーム２、
ワイヤ３、電極パッド４、メモリチップ１をポッティン
グ樹脂５により固定する（図（ｄ））。このとき、メモ
リチップ１とリードフレーム２との隙間にはポッティン
グ樹脂５が隙間なく充填され、その間隔はリードフレー
ム２から放射されるα線をポッティング樹脂５が十分に
遮蔽できる距離以上を保つようにする。全体をモールド
樹脂６により全体をモールドし、リードフレーム２のア
ウター側をＪ型に整形する（図２（ｅ））。
【００１３】以上の工程により、ＬＯＣ型パッケージを
形成する。今回、メモリチップを例にとったがＬＯＣ型
パッケージを構成できるすべての半導体チップに応用す
ることができる。
形成する。今回、メモリチップを例にとったがＬＯＣ型
パッケージを構成できるすべての半導体チップに応用す
ることができる。
【００１４】
【発明の効果】本発明のごとく １．半導体チップ上に板状冶具であるスペーサを置く。
【００１５】２．板状冶具上にリードフレームを置き半
導体チップの電極パッドとリードをワイヤボンディング
する。
導体チップの電極パッドとリードをワイヤボンディング
する。
【００１６】３．板状冶具を取り除く。 ４．半導体チップ表面とリード、ワイヤを絶縁樹脂を注
入することにより固定する。
入することにより固定する。
【００１７】という、一連の工程を用いることにより、
リードフレームと半導体チップは絶縁樹脂により固定さ
れ、また、メモリのソフトエラーを誘起するリードフレ
ームから放射されるα線もこの絶縁樹脂により阻止する
ことができる。このため接着用ポリイミドテープをリー
ドフレーム、または半導体チップに張り付ける工程を必
要とせずにＬＯＣパッケージを構成することができる。
リードフレームと半導体チップは絶縁樹脂により固定さ
れ、また、メモリのソフトエラーを誘起するリードフレ
ームから放射されるα線もこの絶縁樹脂により阻止する
ことができる。このため接着用ポリイミドテープをリー
ドフレーム、または半導体チップに張り付ける工程を必
要とせずにＬＯＣパッケージを構成することができる。
【図１】本発明の一実施例におけるＬＯＣパッケージの
断面図
断面図
【図２】同実施例におけるＬＯＣパッケージの製造工程
図
図
【図３】従来例におけるＬＯＣパッケージの断面図
１ メモリチップ ２ リードフレーム ３ ワイヤ ４ メモリチップ１の素子電極（電極パッド） ５ ポッティング樹脂 ６ モールド樹脂 ７ スペーサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畑田 賢造 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (2)
- 【請求項１】電極パッドが素子表面に列をなして形成さ
れた半導体素子上の電極パッド以外の領域にスペーサを
置く工程、前記スペーサ上に複数のリードを有するリー
ドフレームを置く工程、前記リードフレームのリードと
前記電極パッドとをワイヤボンディングにより接続する
工程、前記半導体素子と前記リードフレームの間の前記
スペーサを取り除く工程と、前記スペーサを取り除いた
後、前記半導体素子、前記リードフレームとを絶縁樹脂
により固定する工程とを備えてなることを特徴とする半
導体素子の製造方法。 - 【請求項２】少なくとも前記半導体素子、および前記半
導体素子上のリードフレームを含む樹脂成型をする工程
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25936692A JPH06112248A (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25936692A JPH06112248A (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112248A true JPH06112248A (ja) | 1994-04-22 |
Family
ID=17333121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25936692A Pending JPH06112248A (ja) | 1992-09-29 | 1992-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112248A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113013106A (zh) * | 2019-12-19 | 2021-06-22 | 广东美的白色家电技术创新中心有限公司 | 智能功率模块及其制备方法、包含该智能功率模块的电器 |
-
1992
- 1992-09-29 JP JP25936692A patent/JPH06112248A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113013106A (zh) * | 2019-12-19 | 2021-06-22 | 广东美的白色家电技术创新中心有限公司 | 智能功率模块及其制备方法、包含该智能功率模块的电器 |
| CN113013106B (zh) * | 2019-12-19 | 2023-08-11 | 广东美的白色家电技术创新中心有限公司 | 智能功率模块及其制备方法、包含该智能功率模块的电器 |
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