JPH06111579A - パラメータ用ランダムアクセスメモリ - Google Patents
パラメータ用ランダムアクセスメモリInfo
- Publication number
- JPH06111579A JPH06111579A JP4255135A JP25513592A JPH06111579A JP H06111579 A JPH06111579 A JP H06111579A JP 4255135 A JP4255135 A JP 4255135A JP 25513592 A JP25513592 A JP 25513592A JP H06111579 A JPH06111579 A JP H06111579A
- Authority
- JP
- Japan
- Prior art keywords
- parameter
- bits
- memory cell
- data
- memory cells
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Static Random-Access Memory (AREA)
- Facsimile Image Signal Circuits (AREA)
Abstract
(57)【要約】
【目的】 例えば、画像処理用ＬＳＩに用いられるパラ
メータＲＡＭに関し、回路規模の縮小と消費電力の軽減
を図るを目的とする。 【構成】 メモリセル211, 221, 231,・が行方向，列方
向に配置され、それぞれの行アドレスに所定ビット数の
パラメータデータが書き込まれ／読み出されるメモリセ
ルアレー２と、メモリセルにデータを書き込む時は行ア
ドレスデコード信号、列アドレスデコード信号、書き込
みデータを、読み出す時は列アドレスデコード信号、読
み出しデータを伝送するワード線３、ビット線４とを有
するパラメータ用ランダムアクセスメモリにおいて、行
方向に生成されるメモリセル数を、格納するパラメータ
データのビット数に等しくするように構成する。
メータＲＡＭに関し、回路規模の縮小と消費電力の軽減
を図るを目的とする。 【構成】 メモリセル211, 221, 231,・が行方向，列方
向に配置され、それぞれの行アドレスに所定ビット数の
パラメータデータが書き込まれ／読み出されるメモリセ
ルアレー２と、メモリセルにデータを書き込む時は行ア
ドレスデコード信号、列アドレスデコード信号、書き込
みデータを、読み出す時は列アドレスデコード信号、読
み出しデータを伝送するワード線３、ビット線４とを有
するパラメータ用ランダムアクセスメモリにおいて、行
方向に生成されるメモリセル数を、格納するパラメータ
データのビット数に等しくするように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、画像処理用LS
I に用いられるパラメータRAM に関するものである。
I に用いられるパラメータRAM に関するものである。
【０００２】パラメータ用RAM は、例えば、ASIC( 特定
用途向けIC) の分野において、予め必要な種々のパラメ
ータ( データ) をこのRAM にを格納しておき、外部から
アクセスして所望のパラメータを読み出すことがある。
用途向けIC) の分野において、予め必要な種々のパラメ
ータ( データ) をこのRAM にを格納しておき、外部から
アクセスして所望のパラメータを読み出すことがある。
【０００３】この様なパラメータ用RAM は、定まったア
ドレスに何時も同じ語長( ビット数) のパラメータが格
納されるが、アドレスによって話長が異なることが多
い。この様なRAM を、ビット長さが一定である従来のRA
M で構成すると、未使用のメモリセルが生ずる。
ドレスに何時も同じ語長( ビット数) のパラメータが格
納されるが、アドレスによって話長が異なることが多
い。この様なRAM を、ビット長さが一定である従来のRA
M で構成すると、未使用のメモリセルが生ずる。
【０００４】一方、LSI はゲート規模の縮小及び消費電
力の削減が要求されるので、パラメータRAM としても回
路規模の縮小と消費電力の軽減を図る必要がある。
力の削減が要求されるので、パラメータRAM としても回
路規模の縮小と消費電力の軽減を図る必要がある。
【０００５】
【従来の技術】図３はRAM の要部構成図、図４は従来例
の構成図で、(a) はメモリセルアレーの要部構成図、
(b) はメモリセル( スタティックRAM)の要部構成図であ
る。
の構成図で、(a) はメモリセルアレーの要部構成図、
(b) はメモリセル( スタティックRAM)の要部構成図であ
る。
【０００６】以下、図の説明をする。先ず、図３におい
て、メモリセルアレー２はメモリセルが行方向と列方向
に格子状に配置されており（後述する）、１つのメモリ
セルにアクセスするには行方向と列方向のアドレスで指
定しなければならない。
て、メモリセルアレー２はメモリセルが行方向と列方向
に格子状に配置されており（後述する）、１つのメモリ
セルにアクセスするには行方向と列方向のアドレスで指
定しなければならない。
【０００７】今、アドレスバッファ11を介して入力した
行アドレス信号は行デコーダ12でデコードされ、ワード
ドライバ13を介して対応する行を駆動する。また、アド
レスバッファ14を介して入力した列アドレス信号は列デ
コーダ15でデコードされ、列選択スイッチを駆動して対
応する１列のみを駆動する。
行アドレス信号は行デコーダ12でデコードされ、ワード
ドライバ13を介して対応する行を駆動する。また、アド
レスバッファ14を介して入力した列アドレス信号は列デ
コーダ15でデコードされ、列選択スイッチを駆動して対
応する１列のみを駆動する。
【０００８】そこで、行列アドレス信号で指定したメモ
リセルが駆動され、例えば、入力バッファ17からのデー
タは入出力制御部分19, 列選択スイッチを介して駆動さ
れたメモリセルに書き込まれる。なお、読み出しも同様
な手順で行われる。
リセルが駆動され、例えば、入力バッファ17からのデー
タは入出力制御部分19, 列選択スイッチを介して駆動さ
れたメモリセルに書き込まれる。なお、読み出しも同様
な手順で行われる。
【０００９】次に、上記のメモリセルアレーは、図４
(a) に示す様に、ｎ行×８列のメモリセルが格子状に配
置され、各メモリセルは図４(b) に示す様に、例えば、
MOS 型FET であるT1とT2( 以下、T1, T2と省略する) で
フリップフロップを形成し、T3, T4を介してフリップフ
ロップとビット線が接続され、抵抗 Rc はフリップフロ
ップの負荷になっている。
(a) に示す様に、ｎ行×８列のメモリセルが格子状に配
置され、各メモリセルは図４(b) に示す様に、例えば、
MOS 型FET であるT1とT2( 以下、T1, T2と省略する) で
フリップフロップを形成し、T3, T4を介してフリップフ
ロップとビット線が接続され、抵抗 Rc はフリップフロ
ップの負荷になっている。
【００１０】通常、ワード線はH レベルになっているの
で、T3, T4はオフになってビット線とフリップフロップ
は切り離されている。しかし、書き込み/ 読み出しを行
う時、ワード線をL レベルにしてT3, T4をオンにしてフ
リップフロップとビット線を接続することにより、この
フリップフロップにデータを書き込み、またはこのフリ
ップフロップからデータを読み出している。
で、T3, T4はオフになってビット線とフリップフロップ
は切り離されている。しかし、書き込み/ 読み出しを行
う時、ワード線をL レベルにしてT3, T4をオンにしてフ
リップフロップとビット線を接続することにより、この
フリップフロップにデータを書き込み、またはこのフリ
ップフロップからデータを読み出している。
【００１１】
【発明が解決しようとする課題】上記の様に、全てのア
ドレスに対して同じ語長( ビット長) のパラメータ( デ
ータ) が格納されることが殆どないにもかかわらず、例
えば、図４に示す様なｎ行×８列のメモリセルアレーを
パラメータ用メモリとして使用している。
ドレスに対して同じ語長( ビット長) のパラメータ( デ
ータ) が格納されることが殆どないにもかかわらず、例
えば、図４に示す様なｎ行×８列のメモリセルアレーを
パラメータ用メモリとして使用している。
【００１２】従って、必要としないメモリセル（図４中
の空白部分）が存在する為、ゲート規模や消費電力を増
大させていたと云う問題がある。
の空白部分）が存在する為、ゲート規模や消費電力を増
大させていたと云う問題がある。
【００１３】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、２はメモリセルが行方向，列方向に配
置され、それぞれの行アドレスに所定ビット数のパラメ
ータデータが書き込まれ／読み出されるメモリセルアレ
ーである。
図である。図中、２はメモリセルが行方向，列方向に配
置され、それぞれの行アドレスに所定ビット数のパラメ
ータデータが書き込まれ／読み出されるメモリセルアレ
ーである。
【００１４】３，４はメモリセルにデータを書き込む時
は行アドレスデコード信号、列アドレスデコード信号、
書き込みデータを、読み出す時は列アドレスデコード信
号、読み出しデータを伝送するワード線、ビット線であ
る。
は行アドレスデコード信号、列アドレスデコード信号、
書き込みデータを、読み出す時は列アドレスデコード信
号、読み出しデータを伝送するワード線、ビット線であ
る。
【００１５】そして、行方向に生成されるメモリセル数
を、格納するパラメータデータのビット数に等しくする
様にした。
を、格納するパラメータデータのビット数に等しくする
様にした。
【００１６】
【作用】本発明は、格納すべきパラメータの語長（ビッ
ト数）が予め判っている場合、行方向に配置されるメモ
リセル数を、格納するパラメータデータのビット数に等
しくする様にした。
ト数）が予め判っている場合、行方向に配置されるメモ
リセル数を、格納するパラメータデータのビット数に等
しくする様にした。
【００１７】例えば、１行に８個のメモリセルが配置す
るメモリアレーにおいて、１行目のアドレスデコード信
号に対応する領域に３ビットのバラメータデータしか格
納しない場合、残り５個のメモリセルを生成しない様に
した。
るメモリアレーにおいて、１行目のアドレスデコード信
号に対応する領域に３ビットのバラメータデータしか格
納しない場合、残り５個のメモリセルを生成しない様に
した。
【００１８】これにより、従来と同じ機能のRAM を少な
いゲート規模、少ない消費電力で実現することができ
る。
いゲート規模、少ない消費電力で実現することができ
る。
【００１９】
【実施例】図２は本発明の実施例の構成図である。図に
示す様に、メモリセルアレー２は、１行目は３ビット，
２行目は８ビット，３行目は６ビットと、格納されるパ
ラメータデータのビット数に等しくする様にメモリセル
が形成されている。
示す様に、メモリセルアレー２は、１行目は３ビット，
２行目は８ビット，３行目は６ビットと、格納されるパ
ラメータデータのビット数に等しくする様にメモリセル
が形成されている。
【００２０】この様なメモリセルの配置にするには、例
えば、ｎ行×８列構成のメモリセルアレーのマスクを用
いてシリコン基板上に露光する際に、使用しないメモリ
セルの部分は露光しない様にすればよい。
えば、ｎ行×８列構成のメモリセルアレーのマスクを用
いてシリコン基板上に露光する際に、使用しないメモリ
セルの部分は露光しない様にすればよい。
【００２１】さて、メモリセル211 〜21３にパラメータ
データを書き込む時、行アドレスデコーダからの対応す
るデコード信号で、上記の様に、メモリセル211 〜213
を図示しないビット線に接続する。一方、ライトイネー
ブル(WE)を１にして、パラメータデータD1をメモリセル
211 に、パラメータデータD2をメモリセル212 に、パラ
メータデータD3をメモリセル213 に、順番に書き込む。
データを書き込む時、行アドレスデコーダからの対応す
るデコード信号で、上記の様に、メモリセル211 〜213
を図示しないビット線に接続する。一方、ライトイネー
ブル(WE)を１にして、パラメータデータD1をメモリセル
211 に、パラメータデータD2をメモリセル212 に、パラ
メータデータD3をメモリセル213 に、順番に書き込む。
【００２２】また、メモリセル211 〜213 からパラメー
タデータを読み出す時、上記と同様に行アドレスデコー
ダからのデコード信号とリードイネーブル信号(RE)をメ
モリセルに送出すると、メモリセル211 〜213 は図示し
ないビット線に接続されるので、ダイオードD1〜D3を介
して出力端子に、格納されたパラメータデータが見え
る。そこで、これらのパラメータデータを取り出す。
タデータを読み出す時、上記と同様に行アドレスデコー
ダからのデコード信号とリードイネーブル信号(RE)をメ
モリセルに送出すると、メモリセル211 〜213 は図示し
ないビット線に接続されるので、ダイオードD1〜D3を介
して出力端子に、格納されたパラメータデータが見え
る。そこで、これらのパラメータデータを取り出す。
【００２３】これにより、回路規模が縮小し、消費電力
が軽減する。
が軽減する。
【００２４】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、回路規模の縮小と消費電力の軽減が図れると云う効
果がある。
ば、回路規模の縮小と消費電力の軽減が図れると云う効
果がある。
【図１】本発明の原理構成図である。
【図２】本発明の実施例の構成図である。
【図３】ＲＡＭの要部構成図である。
【図４】従来例の構成図で、(a) はメモリセルアレーの
要部構成図、(b) はメモリセル( スタティックRAM)の要
部構成図である。
要部構成図、(b) はメモリセル( スタティックRAM)の要
部構成図である。
２ メモリセルアレー ３ ワード線 ４ ビット線 211, 221, 23
1 メモリセル
1 メモリセル
Claims (1)
- 【請求項１】 メモリセル(211, 221, 231, ・・) が行
方向，列方向に配置され、それぞれの行アドレスに所定
ビット数のパラメータデータが書き込まれ／読み出され
るメモリセルアレー(2) と、該メモリセルにデータを書
き込む時は行アドレスデコード信号、列アドレスデコー
ド信号、書き込みデータを、読み出す時は列アドレスデ
コード信号、読み出しデータを伝送するワード線(3) 、
ビット線(4) とを有するパラメータ用ランダムアクセス
メモリにおいて、行方向に生成されるメモリセル数を、
格納するパラメータデータのビット数に等しくする様に
したことを特徴とするパラメータ用ランダムアクセスメ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255135A JPH06111579A (ja) | 1992-09-25 | 1992-09-25 | パラメータ用ランダムアクセスメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4255135A JPH06111579A (ja) | 1992-09-25 | 1992-09-25 | パラメータ用ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06111579A true JPH06111579A (ja) | 1994-04-22 |
Family
ID=17274572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4255135A Withdrawn JPH06111579A (ja) | 1992-09-25 | 1992-09-25 | パラメータ用ランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06111579A (ja) |
-
1992
- 1992-09-25 JP JP4255135A patent/JPH06111579A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4365319A (en) | Semiconductor memory device | |
| US5781493A (en) | Semiconductor memory device having block write function | |
| KR100253932B1 (ko) | 고속 랜덤 액세스를 위한 반도체 메모리 소자 | |
| US5519667A (en) | Random access memory with apparatus for reducing power consumption | |
| US5946256A (en) | Semiconductor memory having data transfer between RAM array and SAM array | |
| JPS60151892A (ja) | ランダムアクセスメモリ | |
| JPH0233799A (ja) | 半導体記録装置のデコード方法およびその装置 | |
| EP0276852A2 (en) | Random access memory device with nibble mode operation | |
| JP3240897B2 (ja) | 半導体記憶装置 | |
| JPH06111579A (ja) | パラメータ用ランダムアクセスメモリ | |
| JPH05314763A (ja) | 半導体記憶装置 | |
| JPH08273368A (ja) | 半導体記憶装置 | |
| JPH07114794A (ja) | 半導体記憶装置 | |
| JP3222545B2 (ja) | 半導体記憶装置 | |
| JP2786020B2 (ja) | 半導体メモリ装置 | |
| JP2708232B2 (ja) | 半導体記憶装置 | |
| JPH0729378A (ja) | メモリおよびその制御回路 | |
| JPH0520173A (ja) | キヤツシユメモリ回路 | |
| JPH0737378A (ja) | メモリ素子 | |
| JPH10241352A (ja) | 半導体記憶装置 | |
| JPH09231745A (ja) | 半導体記憶装置 | |
| JPH04153984A (ja) | ダイナミックメモリの制御方法 | |
| KR100192577B1 (ko) | 반도체 메모리 장치의 메모리 영역 활용 방법 | |
| JP3103934B2 (ja) | 半導体記憶装置 | |
| JPH06314493A (ja) | スタティクランダムアクセスメモリ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |