JPH0611112B2 - 出力回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、所定の出力電位を得るとともに、高速なス
イッチング動作が可能な出力回路に関する。

（従来の技術） 出力回路の回路形式にあっては、従来より各種のものが
用いられているが、最近では、バイポーラトランジスタ
とＣＭＯＳトランジスタを混用して、出力段をバイポー
ラトランジスタで構成し、低消費電力、高負荷駆動能力
を実現した出力回路が多用されている。

このような出力回路としては、例えば第４図に示すよう
に構成されたものがある。

第４図において、入力段は、入力端子１を介して入力信
号を受けるインバータ回路Ｉ_１，Ｉ_２によって構成さ
れ、出力段は、電源３とグランドとの間にトーテムポー
ル形に接続されたＮＰＮ型のトランジスタＱ_１，Ｑ_２に
よって構成されている。トランジスタＱ_１は、インバー
タ回路Ｉ_２の出力により導通制御され、トランジスタＱ
_２は、電源３とグランドとの間に直列に接続されたＮＰ
Ｎ型のトランジスタＱ_３とＮチャンネルのＭＯＳ型ＦＥ
Ｔ（以下「ＮＭＯＳ」と呼ぶ）Ｎ_１との接続点の電位に
よって導通制御されており、トランジスタＱ_２のコレク
タを出力端子５として、この出力端子５から入力信号と
逆相の出力信号を得るようにしている。

また、第４図に示す出力回路にあっては、トランジスタ
Ｑ_２のコレクタを所定の電位にクランプするクランプ回
路７が設けられている。このクランプ回路７は、ＮＰＮ
型のトランジスタＱ_４と抵抗Ｒ_１，Ｒ_２により構成され
ている。トランジスタＱ_４は、ベースがコレクタとエッ
タとの間に直列に接続された抵抗Ｒ_１，Ｒ_２の接続点に
接続され、コレクタはインバータ回路Ｉ_１の出力により
導通制御されるＰチャンネルのＭＯＳ型ＦＥＴ（以下
「ＰＭＯＳ」と呼ぶ）Ｐ_２とＮＭＯＳＮ_２との間に直列
に接続された抵抗Ｒ_３とダイオードＤ_１との接続点に接
続されており、エミッタはダイオードＤ_２を介してトラ
ンジスタＱ_２のエミッタに接続されている。

このようなクランプ回路７にあっては、入力信号がハイ
レベル状態となり、ＰＭＯＳＰ_２が導通状態になると、
トランジスタＱ_４が導通状態となり、クランプ回路７の
定電圧作用によって、導通状態にあるトランジスタＱ_２
のコレクタをロウレベル状態の所定電位にクランプす
る。これにより、トランジスタＱ_２のコレクタ電位の低
下は防止され、トランジスタＱ_２は過飽和状態になるこ
となく導通状態となる。したがって、トランジスタＱ_２
は導通状態から非導通状態へのターンオフが短時間で行
なわれることとになり、出力信号のスイッチング時間を
高速にすることが可能となる。

また、出力段のトランジスタＱ_２を、ショットキーバリ
アダイオードでクランプされたトランジスタで構成する
ことによって、トランジスタＱ_２を過飽和状態にさせな
いようにしても、出力信号のスイッチング時間を高速に
することが可能となる。

（発明が解決しようとする問題点） 上記したように、出力段がバイポーラトランジスタで構
成された出力回路にあっては、出力がロウレベル状態時
に導通状態となるバイポーラトランジスタが過飽和状態
にならないようにするために、バイポーラトンジスタの
コレクタを所定の電位にクランプするようにしている。

しかしながら、第４図に示した従来の出力回路にあって
は、構成が複雑であるとともに素子数が比較的多く、構
成の大型化を招いていた。

一方、出力段のトランジスタをショットキーバリアダイ
オードでクランプされたトランジスタで構成した場合に
は、このトランジスタの専有面積が通常のパイポーラト
ランジスタに比べてかなり大きくなるという問題があ
り、高集積化の障害となっていた。

そこで、この発明は、上記に鑑みてなされたものであ
り、その目的とするところは、構成の大型を招くことな
く、簡単な構成で出力を所定電位にクランプするととも
に、高速なスイッチング動作が可能な出力回路を提供す
ることにある。

［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、この発明は、エミッタ端子
が低位電源に接続され、コレクタ端子が出力端子に接続
されたバイポーラ出力トランジスタと、ゲート端子が第
１の入力端子に接続され、ドレイン端子が高位電源に接
続された第１のＦＥＴ（電界効果トランジスタ）と、ゲ
ート端子が第２の入力端子に接続され、出力端子と第１
のＦＥＴのソース端子との間に接続された第２のＦＥＴ
と、第１のＦＥＴのソース端子とバイポーラ出力トラン
ジスタのベース端子の間に接続されたダイオードとから
構成される。

（作用） 上記構成において、この発明は、出力信号がロウレベル
状態時に、出力トランジスタのコレクタに第１及び第２
のＦＥＴを介して電流を供給することによって、出力ト
ランジスタのコレクタを所定電位にクランプするように
している。

（実施例） 以下、図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係る出力回路の構成を示
す回路図であり、第２図は第１図に示す出力回路に備え
られたクランプ回路の構成を示す回路図である。

まずはじめに、第２図を用いて、クランプ回路の構成及
び作用を説明する。

第２図において、クランプ回路は、出力端子１１とグラ
ンドとの間に接続されたＮＰＮ型の出力トランジスタＱ
_５のコレクタをクランプするものであり、ＮＭＯＳ
Ｎ_３，Ｎ_４，Ｎ_５及びダイオードＤ_３から構成されてい
る。

ＮＭＯＳＮ_３は、ゲート端子が第１の入力端子１３に接
続され、ドレイン端子が電源１５に接続されている。Ｎ
ＭＯＳＮ_４は、ゲート端子が第１入力端子１３に接続さ
れ、ドレイン端子が出力トランジスタＱ_５のコレクタに
接続されており、ソース端子がＮＭＯＳＮ_３のソース端
子に接続されている。ＮＭＯＳＮ_５は、ゲート端子が第
２の入力端子１７に接続され、ドレイン端子が出力トラ
ンジスタＱ_５のベースに接続されており、ソース端子が
グランドに接続されている。ダイオードＤ_３は、相互接
続されたＮＭＯＳＮ_３，Ｎ_９のソース端子と出力トラン
ジスタＱ_５のベースとの間に順方向となるように接続さ
れている。

このような構成において、第１の入力端子１３がロウレ
ベル状態からハイレベル状態となり、第２の入力端子１
７がハイレベル状態からロウレベル状態になると、ＮＭ
ＯＳＮ_３，Ｎ_４は導通状態となり、ＮＭＯＳＮ_５は非導
通状態となる。これにより、電源１５からＮＭＯＳＮ_３
及びダイオードＤ_３を介して出力トランジスタＱ_５のベ
ースに電流が供給されて、出力トランジスタＱ_５は導通
状態となり、出力トランジスタＱ_５のコレクタすなわち
出力端子１１はロウレベル状態となる。

このような状態にあって、出力トランジスタＱ_５のコレ
クタ電位が、出力トランジスタＱ_５のベース電位とダイ
オードＤ_３のＶ_Ｆ（順方向電位）との和より低下する
と、電源１５からＮＭＯＳＮ_３，Ｎ_４を介して出力トラ
ンジスタＱ_５のコレクタに電流が供給される。これによ
り、出力トランジスタＱ_５のコレクタ電位は、ＮＭＯＳ
Ｎ_３とＮＭＯＳＮ_４との電流駆動能力の差に応じて、Ｔ
ＴＬレベルでのロウレベル状態で所定の電位にクランプ
される。

したがって、出力端子１１がロウレベル状態にあって
も、出力トランジスタＱ_５は深い過飽和状態になること
はなく、出力トランジスタＱ_５のスイッチング動作を高
速にすることができるようになる。

次に、第１図を用いて、第２図に示したクランプ回路を
備えた出力回路について説明する。なお、第１図におい
て、第２図と同一部分には同一符号を付してある。

第１図において、出力回路は、インバータ回路Ｉ_３から
なる入力段と、ＮＰＮ型の出力トランジスタＱ_６，Ｑ_７
からなる出力段と、第２図に示したクランプ回路とから
構成されている。

入力段を構成するインバータ回路Ｉ_３は、ＰＭＯＳＰ_６
とＮＭＯＳＮ_６とからなり、相互接続されたそれぞれの
ゲートは入力端子１９に接続され、相互接続されたそれ
ぞれのドレインは出力トランジスタＱ_６のベース及びＮ
ＭＯＳＮ_５のゲートに接続されている。インバータ回路
Ｉ_３は、入力端子１９に与えられる入力信号を受けてこ
れを反転し、入力信号と逆相の入力反転信号を出力トラ
ンジスタＱ_６のベース及びＮＭＯＳＮ_５のゲートに与え
る。

出力段を構成する出力トランジスタＱ_６，Ｑ_７は、電源
１５とグランドとの間にトーテムポール形形に接続さ
れ、出力トランジスタＱ_７のコレクタ端子が出力端子１
１に接続されており、この出力端子１１から入力端子１
９に与えられる入力信号と逆相の出力信号を得るように
している。

クランプ回路を構成するＮＭＯＳＮ_３，Ｎ_４は、電源１
５と出力端子１１との間に直列に接続されており、直列
接続点はダイオードＤ_３を介して出力トランジスタＱ_７
のベースに接続され、それぞれのゲートが入力端子１９
に接続されている。ＮＭＯＳＮ_５は、ゲートがインバー
タ回路Ｉ_３の出力端子に接続され、出力トランジスタＱ
_７のベースとグランドとの間に接続されており、出力ト
ランジスタＱ_７が非導通状態となった時に、出力トラン
ジスタＱ_７のベース電荷を引き抜くように作用する。

このような構成において、入力端子１９に与えられる入
力信号が、第３図に示すように、ロウレベル状態からハ
イレベル状態に変化すると、ハイレベル状態の入力信号
はインバータ回路Ｉ_３によって反転されて、インバータ
回路Ｉ_３の出力端はロウレベル状態となり、出力トラン
ジスタＱ_６及びＮＭＯＳＮ_５は非導通状態となる。さら
に、ＮＭＯＳＮ_３，Ｎ_４が導通状態となり、電源１５か
らＮＭＯＳＮ_３及びダイオードＤ_３を介して出力トラン
ジスタＱ_７のベースに電流が供給され、出力トランジス
タＱ_７のベース電位は第３図に示すように上昇する。こ
れにより、出力トランジスタＱ_７は導通状態となり、出
力端子１１に与えられる出力信号は、第３図に示すよう
に、ＴＴＬレベルにおけるロウレベル状態となる。

このような状態において、出力端電位すなわち出力トラ
ンジスタＱ_７のコレクタ電位が、出力トランジスタＱ_７
のベース電位とダイオードＤ_３のＶ_Ｆとの和より低下す
ると、出力トランジスタＱ_７のコレクタ電位は、前述し
たようにクランプ回路によってクランプされる。これに
より、出力トランジスタＱ_７は、深い過飽和状態になる
ことなく導通状態を保持することになる。

そして、このような状態から入力信号がハイレベル状態
からロウレベル状態に変化すると、インバータ回路Ｉ_３
の出力端はロウレベル状態からハイレベル状態となり、
出力トランジスタＱ_６及びＮＭＯＳＮ_５は非導通状態か
ら導通状態になる。また、入力信号がハイレベル状態か
らロウレベル状態に変化することにより、ＮＭＯＳ
Ｎ_３，Ｎ_４は導通状態から非導通状態になる。これによ
り、出力トランジスタＱ_７のベース電荷はＮＭＯＳＮ_５
によって引き抜かれて、出力トランジスタＱ_７は導通状
態から非導通状態になる。

この時に、出力トランジスタＱ_７は深い過飽和状態にな
っていないために、出力トランジスタＱ_７を高速に導通
状態から非導通状態にさせることができる。したがっ
て、比較的素子数が少なく、簡単な構成の出力回路にお
いて、スイッチング動作を高速に行うことができるよう
になる。

なお、この発明の一実施例において、出力信号がロウレ
ベル状態時に導通状態となる出力トランジスタのベース
とエミッタ間に抵抗を挿入して、この抵抗を介して出力
トランジスタが導通状態から非導通状態へ移行する際
に、ベース電荷を引き抜くようにしてもよい。

［発明の効果］ 以上説明したように、この発明によれば、出力電位がロ
ウレベル状態にある時に、出力電位が出力トランジスタ
のベース電位とダイオードの順方向電位との和よりも低
下すると、高位電源から第１及び第２のＦＥＴを介して
出力トランジスタのコレクタ端子に電流を供給するよう
にしたので、小型かつ簡単な構成で出力電位を所定の電
位にクランプすることが可能となる。

さらに、出力電位を所定の電位にクランプさせることに
より、出力トランジスタの過飽利状態が回避され、高速
なスイッチングが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係る出力回路の構成を示
す回路図、第２図は第１図に示す出力回路に備えられた
クランプ回路の構成を示す回路図、第３図は第１図に示
す出力回路の動作波形図、第４図は従来の出力回路の一
構成例を示す回路図である。 Ｑ_６，Ｑ_７……ＮＰＮ型のトランジスタ Ｎ_３，Ｎ_４，Ｎ_５……ＮチャンネルのＭＯＳ型ＦＥＴ １１……出力端子 １９……入力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】エミッタ端子が低位電源に接続され、コレ
   クタ端子が出力端子に接続されたバイポーラ出力トラン
   ジスタと、 ゲート端子が第１の入力端子に接続され、ドレイン端子
   が高位電源に接続された第１のＦＥＴ（電界効果トラン
   ジスタ）と、 ゲート端子が第２の入力端子に接続され、出力端子と第
   １のＦＥＴのソース端子との間に接続された第２のＦＥ
   Ｔと、 第１のＦＥＴのソース端子とバイポーラ出力トランジス
   タのベース端子の間に接続されたダイオードと を有することを特徴とする出力回路。