JPS61161822A - 出力回路 - Google Patents
出力回路Info
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- JPS61161822A JPS61161822A JP60002740A JP274085A JPS61161822A JP S61161822 A JPS61161822 A JP S61161822A JP 60002740 A JP60002740 A JP 60002740A JP 274085 A JP274085 A JP 274085A JP S61161822 A JPS61161822 A JP S61161822A
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- JP
- Japan
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- transistor
- output
- collector
- diode
- whose
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＴＴＬ＃Ｉ埋出力回路に関し、特に出力トラン
ジスタのコレクタが非飽和の状態で動作する出力回路に
関する。
ジスタのコレクタが非飽和の状態で動作する出力回路に
関する。
従来、ＴＴＬ出力回路において、動作速度を劣化させる
コレクタ飽和を防止する手段として、７目ツトキバリア
ダイオード（以下、ＳＢＤと略す）を用いた回路が広く
用いられている。
コレクタ飽和を防止する手段として、７目ツトキバリア
ダイオード（以下、ＳＢＤと略す）を用いた回路が広く
用いられている。
第５図はこの３ＢＤを用いたＴＴＬ出力回路の例で、入
力端子ＩＮ 、出力端子ＯＵＴ、正電圧源Ｖｃｃ、）ラ
ンジスタＱｓ ａ Ｑｅ ｅ Ｑｔ ＊ Ｑｓ を抵
抗Ｒ４、ａｓ ＃ Ｒｓ 、 Ｒ？ 、 ５ＢＤｂｓラ
ナリ、？：−ノ出カ）’ランジスタＱ８のベース上コレ
クタ関に設けられた５ＢＤＩＣより出力トランジスタＱ
８のコレクタ 電圧なり２ンプすることによりコレクタ
飽和を防止するようにしている。
力端子ＩＮ 、出力端子ＯＵＴ、正電圧源Ｖｃｃ、）ラ
ンジスタＱｓ ａ Ｑｅ ｅ Ｑｔ ＊ Ｑｓ を抵
抗Ｒ４、ａｓ ＃ Ｒｓ 、 Ｒ？ 、 ５ＢＤｂｓラ
ナリ、？：−ノ出カ）’ランジスタＱ８のベース上コレ
クタ関に設けられた５ＢＤＩＣより出力トランジスタＱ
８のコレクタ 電圧なり２ンプすることによりコレクタ
飽和を防止するようにしている。
上述し九ＳＢＤを用いた従来のＴＴＬ出力回路、１！Ｉ
ｔＫ１１４８回路に訃いてはＳＢＤの付加により少なか
らず製造諸条件の変更、工程の追加を伴い、ま九８ＢＤ
の順方向電圧を適当な値に制御する必要から製造バラツ
キに対する管理が厳しくなる等。
ｔＫ１１４８回路に訃いてはＳＢＤの付加により少なか
らず製造諸条件の変更、工程の追加を伴い、ま九８ＢＤ
の順方向電圧を適当な値に制御する必要から製造バラツ
キに対する管理が厳しくなる等。
製造歩留りや％コストの点で不利となる間勉点があり九
。
。
本発明の目的は、８ＢＤを用いないで通常回路と同様の
製造方法のまま出力トランジスタの；レクタ飽和を抑制
した、高速の出力回路を提供することである。
製造方法のまま出力トランジスタの；レクタ飽和を抑制
した、高速の出力回路を提供することである。
本発明による出力回路は、入力端子と、出力端子と、正
電圧源と、コレクタが出力端子に接続され、エミッタが
接地された第１のトランジスタと、コレクタが正電圧源
に、ベースが入力端子にそれぞれ接続され九第２のトラ
ンジスタと、アノードが第２のトランジスタのエミッタ
に、カソードが第１のトランジスタのベースにそれぞれ
接続された第１のダイオードと、一端が接地され、他端
が第１のトランジスタのペースと第１のダイオードのカ
ソードに接続されたインピーダンス素子とアノ−ドが入
力端子に接続された第２のダイオードと、コレクタが第
２のダイオードのカソードに、エミッタが出力端子に接
続された第３のトランジスタと、第３のトランジスタの
ペース−コレクタ間に接続された第１の抵抗と、第３の
トランジスタのペース−エンツタ間に接続され、抵抗値
が第１の抵抗の抵抗値以上である第２の抵抗を備えてな
る。
電圧源と、コレクタが出力端子に接続され、エミッタが
接地された第１のトランジスタと、コレクタが正電圧源
に、ベースが入力端子にそれぞれ接続され九第２のトラ
ンジスタと、アノードが第２のトランジスタのエミッタ
に、カソードが第１のトランジスタのベースにそれぞれ
接続された第１のダイオードと、一端が接地され、他端
が第１のトランジスタのペースと第１のダイオードのカ
ソードに接続されたインピーダンス素子とアノ−ドが入
力端子に接続された第２のダイオードと、コレクタが第
２のダイオードのカソードに、エミッタが出力端子に接
続された第３のトランジスタと、第３のトランジスタの
ペース−コレクタ間に接続された第１の抵抗と、第３の
トランジスタのペース−エンツタ間に接続され、抵抗値
が第１の抵抗の抵抗値以上である第２の抵抗を備えてな
る。
すなわち、本発明は第２のダイオード、第３のトランジ
スタ、第１．第２の抵抗からなるクランプ回路により出
力トランジスタである第１のトランジスタのコレクタ電
圧な０〜Ｖ７（）ｊｙレジスタベースニエ建ツタ間およ
びダイオードのアノード＝カソード間順方向電圧）の任
意のレベルにクランプして出力トランジスタのコレクタ
飽和を抑制するようＫしたものである。
スタ、第１．第２の抵抗からなるクランプ回路により出
力トランジスタである第１のトランジスタのコレクタ電
圧な０〜Ｖ７（）ｊｙレジスタベースニエ建ツタ間およ
びダイオードのアノード＝カソード間順方向電圧）の任
意のレベルにクランプして出力トランジスタのコレクタ
飽和を抑制するようＫしたものである。
本発明の実施例について図面を参照しながら説明する。
第１図は本発明による出力回路の一実施例の回路図であ
る。
る。
本実施例の出力回路は、入力端子ＩＮと、出力端子ＯＵ
Ｔと、正電圧＃ＸＶｃｃと、；レクタが出力端子０ＵＴ
Ｋ接続され、エミッタが接地されたトランジスタＱｌ
（出力トランジスタ）と、コレクタが正電圧源ｖｃｃに
、ベースが入力端子ＩＮにそれぞれ接続されたトランジ
スタＱ２と、アノードがトランジスタＱ２のエンツタに
、カソードがトランジスタＱ１のベースにそれぞれ接続
されたダイオードＤ１と、一端が接地され、他端がトラ
ンジスタＱｔのペースとダイオードＤ１のカソードに接
続され九抵抗Ｒｓと、アノードが入力端子ＩＮＫ接続さ
れたダイオードＤ２と、コレクタがダイオードＤ２のカ
ソードに、エミッタが出力端子０ＵＴＫ接続されたトラ
ンジスタＱ３と、トランジスタＱ３のペース電；レクタ
間に接続された抵抗Ｒ１と、 トランジスタＱ３のベー
ス諺エミッタ間に接続され抵抗Ｒ１より抵抗値が大きい
抵抗Ｒ２とからなる 次に、本実施例の動作を説明する。
Ｔと、正電圧＃ＸＶｃｃと、；レクタが出力端子０ＵＴ
Ｋ接続され、エミッタが接地されたトランジスタＱｌ
（出力トランジスタ）と、コレクタが正電圧源ｖｃｃに
、ベースが入力端子ＩＮにそれぞれ接続されたトランジ
スタＱ２と、アノードがトランジスタＱ２のエンツタに
、カソードがトランジスタＱ１のベースにそれぞれ接続
されたダイオードＤ１と、一端が接地され、他端がトラ
ンジスタＱｔのペースとダイオードＤ１のカソードに接
続され九抵抗Ｒｓと、アノードが入力端子ＩＮＫ接続さ
れたダイオードＤ２と、コレクタがダイオードＤ２のカ
ソードに、エミッタが出力端子０ＵＴＫ接続されたトラ
ンジスタＱ３と、トランジスタＱ３のペース電；レクタ
間に接続された抵抗Ｒ１と、 トランジスタＱ３のベー
ス諺エミッタ間に接続され抵抗Ｒ１より抵抗値が大きい
抵抗Ｒ２とからなる 次に、本実施例の動作を説明する。
入力端子ＩＮＫ入力信号（入力電圧ＶＩＮ）が印加され
ると、この入力信号はトランジスタＱ２゜ダイオードＤ
１．出力トランジスタＱ１を全てオンし、３ ＶＦ （
Ｍｙ ： ） ９ンジスタのベース＝エミッタ間および
ダイオードのアノード＝カソード間順方向電圧）でクラ
ンクされると同時にダイオードＤ３．トランジスタＱｓ
ｅ抵抗Ｒｔ 、 Ｒ２からなる回路により（２＋ ｒ
３） ＶＦなるレベルシフトを受けて出力トランジスタ
Ｑ１のコレクタに印加される。
ると、この入力信号はトランジスタＱ２゜ダイオードＤ
１．出力トランジスタＱ１を全てオンし、３ ＶＦ （
Ｍｙ ： ） ９ンジスタのベース＝エミッタ間および
ダイオードのアノード＝カソード間順方向電圧）でクラ
ンクされると同時にダイオードＤ３．トランジスタＱｓ
ｅ抵抗Ｒｔ 、 Ｒ２からなる回路により（２＋ ｒ
３） ＶＦなるレベルシフトを受けて出力トランジスタ
Ｑ１のコレクタに印加される。
こζで、仁の入力電圧ｖ！Ｎのレベルシフ）Ｋついて説
明する。
明する。
トランジスタＱ３がオンしている時、このトランジスタ
Ｑ３のペース＝工ζツタ電圧はＶＦに保存される。即ち
、抵抗Ｒ２の両端電圧がＷでクランプされるからこの抵
抗Ｒｚ Ｋは、ＶＦ ／ Ｈ３なる定電流が流れる。一
方、抵抗ＲＩ Ｋも抵抗Ｒ２と同様の電流が流れるのは
明らか雫あるから、結局トランジスタＱ３のコレクタ＝
エミッタ電圧ｖＣＥは、Ｖｃｚ＝Ｒｔ ＊ ＶＦ／Ｒ１
＋ Ｖ７＝ （１＋ Ｒｉ／Ｒ２） Ｖｙとなる。従っ
て、ダイオードＤ２によるＶｙなるレベルシフトを含め
、入力端子ＩＮから出カド２ンジスタＱ１の；レクタ、
即ち出力端子ＯＵＴまで（１）全Ｌ／へ）ｋＶ ７ ）
量ハＶＦ ＋ Ｖｃｇ ＝Ｖｒ ＋ （１＋”／’Ｒｚ
） ＶＦ ＝ （２＋ Ｒ１／Ｒａ ） ＶＦ と
なる。
Ｑ３のペース＝工ζツタ電圧はＶＦに保存される。即ち
、抵抗Ｒ２の両端電圧がＷでクランプされるからこの抵
抗Ｒｚ Ｋは、ＶＦ ／ Ｈ３なる定電流が流れる。一
方、抵抗ＲＩ Ｋも抵抗Ｒ２と同様の電流が流れるのは
明らか雫あるから、結局トランジスタＱ３のコレクタ＝
エミッタ電圧ｖＣＥは、Ｖｃｚ＝Ｒｔ ＊ ＶＦ／Ｒ１
＋ Ｖ７＝ （１＋ Ｒｉ／Ｒ２） Ｖｙとなる。従っ
て、ダイオードＤ２によるＶｙなるレベルシフトを含め
、入力端子ＩＮから出カド２ンジスタＱ１の；レクタ、
即ち出力端子ＯＵＴまで（１）全Ｌ／へ）ｋＶ ７ ）
量ハＶＦ ＋ Ｖｃｇ ＝Ｖｒ ＋ （１＋”／’Ｒｚ
） ＶＦ ＝ （２＋ Ｒ１／Ｒａ ） ＶＦ と
なる。
以上により、出力トランジスタＱ１のコレクタ電圧ＶＯ
ＬＧ！ＶＯＬ ＝Ｖｚｓ −（２＋ Ｒｔ／ Ｒｚ ）
ＶＦ −３ＶＦ −（２＋ Ｒ１／Ｒ２） ＶＦ ＝
（１−Ｒ１／Ｒｚ ） ＶＦＫクランプされる。
ＬＧ！ＶＯＬ ＝Ｖｚｓ −（２＋ Ｒｔ／ Ｒｚ ）
ＶＦ −３ＶＦ −（２＋ Ｒ１／Ｒ２） ＶＦ ＝
（１−Ｒ１／Ｒｚ ） ＶＦＫクランプされる。
ここで、Ｒ・しｈを１以下の適当な値に選ぶことにより
、コレクタ電圧ＶＯＬをσ〜ＶＦの任意のレベルに設定
できるから、出力トランジスタＱ１のコレクタ飽和電圧
をＶＣｌ２とすると、Ｖｏｘ、≧ＶｃｚａとすることＫ
より出力トランジスタＱ１の；レクタ飽和を抑制するこ
とができる。この抵抗比色虫２は集積回路では容易に高
精度で得られるから、出力レベル（１−”／Ｒｚ ）
ＶＦは安定した定数として得られる。
、コレクタ電圧ＶＯＬをσ〜ＶＦの任意のレベルに設定
できるから、出力トランジスタＱ１のコレクタ飽和電圧
をＶＣｌ２とすると、Ｖｏｘ、≧ＶｃｚａとすることＫ
より出力トランジスタＱ１の；レクタ飽和を抑制するこ
とができる。この抵抗比色虫２は集積回路では容易に高
精度で得られるから、出力レベル（１−”／Ｒｚ ）
ＶＦは安定した定数として得られる。
一方、入力電圧Ｖｘｕが３ ＶＦ以下の時はトランジス
タＱ１がオフし、従って、ダイオード加、トランジスタ
Ｑ３および抵抗Ｒ２、Ｒａによるコレクタ・クランプ回
路ＫｉＥ流が流れない上、出力端子ＯＵＴか＾流流入に
対してダイオードＤ２が逆バイアスとなって結局、出力
端子０υＴはいわゆるハイ・インピーダンス状態となる
。ここで、入力電圧ＶＸＮが３ＶＦ以下に降下した時ト
ランジスタＱ１カオフするため出力トランジスタＱ１０
ベースに蓄積された電荷が抵抗Ｒ１を通して放電され、
ベース電位がＶＦ以下になる。
タＱ１がオフし、従って、ダイオード加、トランジスタ
Ｑ３および抵抗Ｒ２、Ｒａによるコレクタ・クランプ回
路ＫｉＥ流が流れない上、出力端子ＯＵＴか＾流流入に
対してダイオードＤ２が逆バイアスとなって結局、出力
端子０υＴはいわゆるハイ・インピーダンス状態となる
。ここで、入力電圧ＶＸＮが３ＶＦ以下に降下した時ト
ランジスタＱ１カオフするため出力トランジスタＱ１０
ベースに蓄積された電荷が抵抗Ｒ１を通して放電され、
ベース電位がＶＦ以下になる。
第２図は本発明の第２の実施例の出力回路の回路図であ
る。
る。
本実施例は第１の実施例の抵抗Ｒ３の代りに、入力電圧
ｖｏｒとは逆相の信号が入力端子Ｉ Ｎｔからベースに
印加されるトランジスタＱ４を使用したもので、入力電
圧ｖＩＮが３ ＶＦ以下になつ九時、トランジスタＱ４
をオンさせて出力トランジスタｑのベースに蓄積された
電荷を急速に放電させるととくより、トランジスタＱ１
のオフを速めたものである。
ｖｏｒとは逆相の信号が入力端子Ｉ Ｎｔからベースに
印加されるトランジスタＱ４を使用したもので、入力電
圧ｖＩＮが３ ＶＦ以下になつ九時、トランジスタＱ４
をオンさせて出力トランジスタｑのベースに蓄積された
電荷を急速に放電させるととくより、トランジスタＱ１
のオフを速めたものである。
第３図は本発明をトーテムポール１ｌＴＴＬ出力回路に
適用した実施例の回路図でトランジスタＱ’ ＊ Ｑｔ
ｓ ＱｓおよびダイオードＤｔ 、 Ｄ雪により、出
力トランジスタＱ１のコレクタ電圧のクランプを行なっ
ている。一方、トランジスタＱ１（トランジスタＱ・が
オンすることＫよりオンする）、ダイオフ ードＤｓおよび抵抗Ｒ８により、トランジスタＱ！のベ
ース電圧と逆相の信号によりトーテムポールの他方の出
力トランジスタＱ１拳を駆動することＫより出力トラン
ジスタＱ１がオフしている時には、他方の出力トランジ
スタＱ１ｏがオンして出力端子ＯＵ Ｔ Ｋ （Ｖｃｃ
−２ＶＦ ）なるＴＴＬでの＠Ｈ’ｖベルヲ得る一方
、出力トランジスタ印がオンしている時には他方の出力
トランジスタＱｌｏはオフすると共に前述の様に出力電
圧Ｖｏｔ、を（１−Ｒａ７１（、）ＶＦ” ０．４ （
ｖ） トナ６ ヨ５ Ｋり：Ｆ ン７” Ｌ、、、ＴＴ
Ｌでの＠Ｌ′″レベルを得ると共に出力トランジスタＱ
ｌ Ｆ）コレクタ飽和を抑制している。
適用した実施例の回路図でトランジスタＱ’ ＊ Ｑｔ
ｓ ＱｓおよびダイオードＤｔ 、 Ｄ雪により、出
力トランジスタＱ１のコレクタ電圧のクランプを行なっ
ている。一方、トランジスタＱ１（トランジスタＱ・が
オンすることＫよりオンする）、ダイオフ ードＤｓおよび抵抗Ｒ８により、トランジスタＱ！のベ
ース電圧と逆相の信号によりトーテムポールの他方の出
力トランジスタＱ１拳を駆動することＫより出力トラン
ジスタＱ１がオフしている時には、他方の出力トランジ
スタＱ１ｏがオンして出力端子ＯＵ Ｔ Ｋ （Ｖｃｃ
−２ＶＦ ）なるＴＴＬでの＠Ｈ’ｖベルヲ得る一方
、出力トランジスタ印がオンしている時には他方の出力
トランジスタＱｌｏはオフすると共に前述の様に出力電
圧Ｖｏｔ、を（１−Ｒａ７１（、）ＶＦ” ０．４ （
ｖ） トナ６ ヨ５ Ｋり：Ｆ ン７” Ｌ、、、ＴＴ
Ｌでの＠Ｌ′″レベルを得ると共に出力トランジスタＱ
ｌ Ｆ）コレクタ飽和を抑制している。
第４図は本発明なＥＣＬ冨ＴＴＬレベル変換に適用し九
他の実施例の回路図で、ＥＣＬレミルの入力信号により
、トランジスタＱ１２ ｅ Ｑｕ Ｋよる電流スイッチ
（１０は電流源）を動作させ、ダイオード伽、抵抗ＲＩ
Ｏ、Ｒ１１によりそのコレクタに得られた相補信号によ
り本発明による飽和抑制特性を有する出力回路とトーテ
ムポールの他方の出カド２ンジスタＱｔｏとを各々駆動
することＫより出力端子ＯＵＴには出力ＴＴＬにおける
＠ ）（ＩＩレベルまたは＠Ｌ”レベルがコレクタ飽和
を伴なわず高速で得られる。
他の実施例の回路図で、ＥＣＬレミルの入力信号により
、トランジスタＱ１２ ｅ Ｑｕ Ｋよる電流スイッチ
（１０は電流源）を動作させ、ダイオード伽、抵抗ＲＩ
Ｏ、Ｒ１１によりそのコレクタに得られた相補信号によ
り本発明による飽和抑制特性を有する出力回路とトーテ
ムポールの他方の出カド２ンジスタＱｔｏとを各々駆動
することＫより出力端子ＯＵＴには出力ＴＴＬにおける
＠ ）（ＩＩレベルまたは＠Ｌ”レベルがコレクタ飽和
を伴なわず高速で得られる。
以上説明しえように本発明は通常のダイオード。
トランジスタおよび集積回路では容易に高精度な実現で
きる抵抗比を利用したクランク回路により、ＴＴＬにお
ける出力トランジスタのコレクタ飽和が抑制され高速動
作をするＴＴＬ出力回路を容易に安定して得られる。即
ち、本発明によれば８ＢＤ等の特殊な素子を使用するこ
となく、従って集積回路の製造条件、工程を何ら変更す
ることなく非飽和で高速動作するＴＴＬ出力回路を実現
できるから、歩留り、コストの点で非常に有利となる。
きる抵抗比を利用したクランク回路により、ＴＴＬにお
ける出力トランジスタのコレクタ飽和が抑制され高速動
作をするＴＴＬ出力回路を容易に安定して得られる。即
ち、本発明によれば８ＢＤ等の特殊な素子を使用するこ
となく、従って集積回路の製造条件、工程を何ら変更す
ることなく非飽和で高速動作するＴＴＬ出力回路を実現
できるから、歩留り、コストの点で非常に有利となる。
また、本発明による出力回路の動作は抵抗比とトランジ
スタのベース−エミッタ間順方向電圧値のみで決定され
るので、安定し【おり、特別の製造上、使用上の配属を
必要としない。
スタのベース−エミッタ間順方向電圧値のみで決定され
るので、安定し【おり、特別の製造上、使用上の配属を
必要としない。
第１図は本ＩＡ明による出力回路の一実施例の回路図、
第２図は本発明による出力回路の他の実施例の回路図、
第３図は木兄ＢＡＫよる出力回路をトーテムポール型Ｔ
ＴＬ出力回路に適用した実施例の回路図、第４図は本発
明による出力回路を回路の例の回路図である。 中 ＩＮ＝入力端子 ＯＵＴ！出力端子 ＶＣＣ：正電圧源 Ｑｉ ｔ Ｑｇ ｔ Ｑｓ ＃ Ｑ４ ： トランジス
タＤｔ 、 Ｄｇ ：ダイオード Ｒ１、Ｒ２、Ｒｓ ：抵抗。
第２図は本発明による出力回路の他の実施例の回路図、
第３図は木兄ＢＡＫよる出力回路をトーテムポール型Ｔ
ＴＬ出力回路に適用した実施例の回路図、第４図は本発
明による出力回路を回路の例の回路図である。 中 ＩＮ＝入力端子 ＯＵＴ！出力端子 ＶＣＣ：正電圧源 Ｑｉ ｔ Ｑｇ ｔ Ｑｓ ＃ Ｑ４ ： トランジス
タＤｔ 、 Ｄｇ ：ダイオード Ｒ１、Ｒ２、Ｒｓ ：抵抗。
Claims (1)
- 【特許請求の範囲】 １、入力端子と、出力端子と、正電圧源と、コレクタが
出力端子に接続され、エミッタが接地された第１のトラ
ンジスタと、コレクタが正電圧源に、ベースが入力端子
にそれぞれ接続された第２のトランジスタと、アノード
が第２のトランジスタのエミッタに、カソードが第１の
トランジスタのベースにそれぞれ接続された第１のダイ
オードと一端が接地され、他端が第１のトランジスタの
ベースと第１のダイオードのカソードに接続されたイン
ピーダンス素子と、アノードが入力端子に接続された第
２のダイオードと、コレクタが第２のダイオードのカソ
ードに、エミッタが出力端子にそれぞれ接続された第３
のトランジスタと、第３のトランジスタのベース＝コレ
クタ間に接続された第１の抵抗と、第３のトランジスタ
のベース＝エミッタ間に接続され、抵抗値が第１の抵抗
の抵抗値以上である第２の抵抗を備えてなることを特徴
とする出力回路。 ２、インピーダンス素子が抵抗である特許請求の範囲第
１項に記載の出力回路。 ３、インピーダンス素子が、コレクタが第１のダイオー
ドのカソードに接続され、エミッタが接地され、ベース
に入力端子の信号と逆相の信号が印加されるトランジス
タである特許請求の範囲第１項に記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002740A JPS61161822A (ja) | 1985-01-11 | 1985-01-11 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60002740A JPS61161822A (ja) | 1985-01-11 | 1985-01-11 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161822A true JPS61161822A (ja) | 1986-07-22 |
Family
ID=11537738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60002740A Pending JPS61161822A (ja) | 1985-01-11 | 1985-01-11 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161822A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141416A (ja) * | 1987-11-28 | 1989-06-02 | Toshiba Corp | 出力回路 |
| US5481216A (en) * | 1994-05-31 | 1996-01-02 | National Semiconductor Corporation | Transistor drive circuit with shunt transistor saturation control |
-
1985
- 1985-01-11 JP JP60002740A patent/JPS61161822A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01141416A (ja) * | 1987-11-28 | 1989-06-02 | Toshiba Corp | 出力回路 |
| US5481216A (en) * | 1994-05-31 | 1996-01-02 | National Semiconductor Corporation | Transistor drive circuit with shunt transistor saturation control |
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