JPS61198924A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS61198924A JPS61198924A JP60037383A JP3738385A JPS61198924A JP S61198924 A JPS61198924 A JP S61198924A JP 60037383 A JP60037383 A JP 60037383A JP 3738385 A JP3738385 A JP 3738385A JP S61198924 A JPS61198924 A JP S61198924A
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- JP
- Japan
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- current
- circuit
- constant current
- bias
- line
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体回路に関する。
［従来技術］
例えば半導体集積回路における電流スイッチは、現在、
アナログとディジタルとのインターフェースとして存在
するＡ／Ｉ）、Ｄ／Ａコンバータにおいて多く用いられ
ている。 Ａ／Ｄ、Ｄ／Ａコンバータの１つに定電流回
路と抵抗回路から構成されているものがあり、電流スイ
ッチは上記の定電流回路の電流を上記の抵抗回路網に対
して切り換えるために用いられる。
アナログとディジタルとのインターフェースとして存在
するＡ／Ｉ）、Ｄ／Ａコンバータにおいて多く用いられ
ている。 Ａ／Ｄ、Ｄ／Ａコンバータの１つに定電流回
路と抵抗回路から構成されているものがあり、電流スイ
ッチは上記の定電流回路の電流を上記の抵抗回路網に対
して切り換えるために用いられる。
第１図の従来例を基に上記電流スイッチの動作を説明す
る。第１図において、１１−１４は定電流用のラテラル
ＰＮＰ型トランジスタ（以後Ｌ−ＰＮＰ）である、又７
〜１０は電流値決定用の抵抗、１５〜２１はラダー型式
による抵抗回路網である。２２〜２５は電流スイッチと
なるＮＰＮ トランジスタであって、それぞれのベース
入力にディジタル値の各ｂｉｔに対応して電圧が供給さ
れることによってスイッチング動作する。このスイッチ
ング動作によってＬ−ＰＮＰ１１〜１４のベース−エミ
ッタ間電圧がコントロールされ、抵抗回路網に流れ込む
電流をディスクリートに変化させる。この結果ディジタ
ル値に対応したアナログ電圧が端子４に得られる。
る。第１図において、１１−１４は定電流用のラテラル
ＰＮＰ型トランジスタ（以後Ｌ−ＰＮＰ）である、又７
〜１０は電流値決定用の抵抗、１５〜２１はラダー型式
による抵抗回路網である。２２〜２５は電流スイッチと
なるＮＰＮ トランジスタであって、それぞれのベース
入力にディジタル値の各ｂｉｔに対応して電圧が供給さ
れることによってスイッチング動作する。このスイッチ
ング動作によってＬ−ＰＮＰ１１〜１４のベース−エミ
ッタ間電圧がコントロールされ、抵抗回路網に流れ込む
電流をディスクリートに変化させる。この結果ディジタ
ル値に対応したアナログ電圧が端子４に得られる。
しかしながら１本回路は次の欠点を有している。
ｌ） スイッチングによって消費電流が増加す６、 Ｌ
−ＰＮＰ １１”１４ノヘースＸ−ミッタ間電圧ｖ８）
：がＮＰＮ ）ランジスタ２２〜２５のスイッチング
によって消滅してしまうためＶ、、／Ｒ８の電流が増加
する。
−ＰＮＰ １１”１４ノヘースＸ−ミッタ間電圧ｖ８）
：がＮＰＮ ）ランジスタ２２〜２５のスイッチング
によって消滅してしまうためＶ、、／Ｒ８の電流が増加
する。
２） Ｌ−ＰＭＰ １１−１４のバイアスライン５に
大電流が流れ込むためバイアス回路１の電流ドライブ能
力を大きくしなければならない。
大電流が流れ込むためバイアス回路１の電流ドライブ能
力を大きくしなければならない。
３） Ｌ−ＰＮＰ １１〜１４のバイアスライン５を
流れる電流が大きいため、バイアスラインでの電圧降下
の影響が無視できなくなる。
流れる電流が大きいため、バイアスラインでの電圧降下
の影響が無視できなくなる。
４） グランドライン３に流れ込む電流が変化するため
、グランドラインでの電圧降下量が変化しグランドライ
ンレベルが変動するおそれがある。
、グランドラインでの電圧降下量が変化しグランドライ
ンレベルが変動するおそれがある。
［目的］
本発明の目的は、前記欠点を解決するとともに、集積化
に適した半導体回路を提供することにある。
に適した半導体回路を提供することにある。
［実施例］
第２図は本発明の実施例を示す、第２図において、１は
バイアス回路、２は電源、３はグランド、４はアナログ
信号出力端子、５はバイアスライン、６は４ｂｉｔのデ
ィジタル信号発生器、７〜１０は定電流用抵抗、１１〜
１４は互いにベースを接続した定電流用Ｌ−ＰＮＰ Ｔ
ｒ （）ランジスタ）、１５〜２１はラダー抵抗回路網
、２２〜２５は電流スイッチ用ＮＰＮＴｒ、および２６
〜２９は電流スイッチ用ダイオードである。
バイアス回路、２は電源、３はグランド、４はアナログ
信号出力端子、５はバイアスライン、６は４ｂｉｔのデ
ィジタル信号発生器、７〜１０は定電流用抵抗、１１〜
１４は互いにベースを接続した定電流用Ｌ−ＰＮＰ Ｔ
ｒ （）ランジスタ）、１５〜２１はラダー抵抗回路網
、２２〜２５は電流スイッチ用ＮＰＮＴｒ、および２６
〜２９は電流スイッチ用ダイオードである。
Ｌ−ＰＮＰ Ｔｒ １１〜１４はバイアス回路ｌのバ
イアス電圧と抵抗７〜ＩＯと共に定電流回路を構成し、
抵抗回路網１５〜２１に定電流を供給する。 ＮＰＮ
Ｔｒ ２２〜２５は、そのベースにディジタル信号発
生器６から与えられるディジタル信号を入力する事によ
り、スイッチング動作を行い、上記定電流をダイオード
２６〜２９を介して選択的に前記抵抗回路網１５〜２１
およびグランドライン３に流し込む、ここでダイオード
２６〜２８はグランドライン３から抵抗回路網１５〜２
１への電流の流入を防止する。
イアス電圧と抵抗７〜ＩＯと共に定電流回路を構成し、
抵抗回路網１５〜２１に定電流を供給する。 ＮＰＮ
Ｔｒ ２２〜２５は、そのベースにディジタル信号発
生器６から与えられるディジタル信号を入力する事によ
り、スイッチング動作を行い、上記定電流をダイオード
２６〜２９を介して選択的に前記抵抗回路網１５〜２１
およびグランドライン３に流し込む、ここでダイオード
２６〜２８はグランドライン３から抵抗回路網１５〜２
１への電流の流入を防止する。
抵抗回路網１５〜２１は、 Ｒ−２Ｒ型のラダー抵抗を
形成しており、出力端子４には、公知の通すデイジタル
値に対応したアナログ電圧が得られる。
形成しており、出力端子４には、公知の通すデイジタル
値に対応したアナログ電圧が得られる。
以上のような構成によれば、バイアスライン５を流れる
電流は、全定電流をＬ−ＰＮＰ Ｔｒｌｌ〜！４の電流
増幅率で割った分の電流のみしか流れず、バイアス回路
５の電流ドライブ能力は小さくてすむ。
電流は、全定電流をＬ−ＰＮＰ Ｔｒｌｌ〜！４の電流
増幅率で割った分の電流のみしか流れず、バイアス回路
５の電流ドライブ能力は小さくてすむ。
またバイアスライン５を流れる電流が少ないため、バイ
アスライン５の電圧降下が小さくなり。
アスライン５の電圧降下が小さくなり。
Ｄ／Ａ変換の精度が向上する。
またさらに定電流は全て常にグランドライン３に流れ込
むため、グランドライン３の電位がディジタル値によっ
て変化する事はなく、Ａ／Ｄ変換の精度は向上する。
むため、グランドライン３の電位がディジタル値によっ
て変化する事はなく、Ａ／Ｄ変換の精度は向上する。
またさらにＮＰＭ Ｔｒ ２２〜２５のコレクタとダイ
オード２６〜２９のベースとは各ｂｉｔにおいて接続さ
れているため、集積化した場合第３図に示した様に同一
のアイソレーション領域内に形成できる。
オード２６〜２９のベースとは各ｂｉｔにおいて接続さ
れているため、集積化した場合第３図に示した様に同一
のアイソレーション領域内に形成できる。
したがって、集積度が向上する。第３図において、３０
はアイソレーション領域、３１はスイッチングＴｒのベ
ース領域、３２は前記丁ｒのエミッタ領域。
はアイソレーション領域、３１はスイッチングＴｒのベ
ース領域、３２は前記丁ｒのエミッタ領域。
３５は前記Ｔｒのコレクター領域、３３は前記ダイオー
ドのベース領域、３４は前記ダイオードのエミッタ領域
であり、前記ダイオードのベース領域３３とコレクタ領
域３５とは金属配線で接続されている。
ドのベース領域、３４は前記ダイオードのエミッタ領域
であり、前記ダイオードのベース領域３３とコレクタ領
域３５とは金属配線で接続されている。
なお、実施例回路は４ｂｉｔのＤ／Ａコンバータである
が、ｂｉｔ数の異なるＤ／Ａコンバータにも本発明は適
用できる事は言うまでもない、またざらにＤ／Ａコンバ
ータを帰還ループに組み込んだ構成であるところの逐次
比較型等のＡ／Ｄコンバータに対しても適用できるのは
当然である。
が、ｂｉｔ数の異なるＤ／Ａコンバータにも本発明は適
用できる事は言うまでもない、またざらにＤ／Ａコンバ
ータを帰還ループに組み込んだ構成であるところの逐次
比較型等のＡ／Ｄコンバータに対しても適用できるのは
当然である。
［効果］
以上説明したように本発明によれば、極めて安定に高精
度に動作し、低消費電力で済む集積化に適した半導体回
路を提供することができる。
度に動作し、低消費電力で済む集積化に適した半導体回
路を提供することができる。
第１図は従来の電流スイッチが用いられているＤ／Ａコ
ンバータの一例を示す回路図、第２図は本発明にかかる
電流スイッチを用いたＤ／Ａコンバータの一例を示す回
路図。 第３図は本発明を集積化した場合の形状の一例を示す図
である。 ２２〜２５・・・ＮＰＮ トランジスタ、２６〜２９・
・・ダイオード。
ンバータの一例を示す回路図、第２図は本発明にかかる
電流スイッチを用いたＤ／Ａコンバータの一例を示す回
路図。 第３図は本発明を集積化した場合の形状の一例を示す図
である。 ２２〜２５・・・ＮＰＮ トランジスタ、２６〜２９・
・・ダイオード。
Claims (1)
- 【特許請求の範囲】 定電流回路と、 該定電流回路からの電流が供給される抵抗回路網と、 前記定電流回路と前記抵抗回路網との間において当該定
電流回路から当該抵抗回路網に供給される電流をスイッ
チイングする手段とを具えたことを特徴とする半導体回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037383A JPS61198924A (ja) | 1985-02-28 | 1985-02-28 | 半導体回路 |
| US07/027,049 US4758820A (en) | 1985-02-28 | 1987-03-23 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037383A JPS61198924A (ja) | 1985-02-28 | 1985-02-28 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61198924A true JPS61198924A (ja) | 1986-09-03 |
Family
ID=12496001
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037383A Pending JPS61198924A (ja) | 1985-02-28 | 1985-02-28 | 半導体回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4758820A (ja) |
| JP (1) | JPS61198924A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4888589A (en) * | 1988-06-09 | 1989-12-19 | Precision Monolithics, Inc. | Digital-to-analog converter with diode control |
| JP2637618B2 (ja) * | 1989-11-22 | 1997-08-06 | キヤノン株式会社 | 定電流回路及び該回路を含む半導体集積回路装置及び該装置を搭載した装置 |
| JP2774189B2 (ja) * | 1989-11-22 | 1998-07-09 | キヤノン株式会社 | 直結型ベース接地増幅器及び該増幅器を含む回路装置、半導体装置並びに情報処理装置 |
| JP3110502B2 (ja) * | 1991-07-31 | 2000-11-20 | キヤノン株式会社 | カレント・ミラー回路 |
| US5448238A (en) * | 1993-06-30 | 1995-09-05 | Texas Instruments Incorporated | Method and apparatus for digital to analog conversion using GaAs HI2 L |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135420A (en) * | 1979-04-04 | 1980-10-22 | Philips Nv | Electrnic switch |
| JPS56134830A (en) * | 1980-03-25 | 1981-10-21 | Nec Corp | Digital-analogue converter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3258765A (en) * | 1966-06-28 | Vfe%time | ||
| US4458201A (en) * | 1982-04-05 | 1984-07-03 | Burr-Brown Research Corp. | Digitally controlled precision current source with an open loop compensation circuit |
-
1985
- 1985-02-28 JP JP60037383A patent/JPS61198924A/ja active Pending
-
1987
- 1987-03-23 US US07/027,049 patent/US4758820A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55135420A (en) * | 1979-04-04 | 1980-10-22 | Philips Nv | Electrnic switch |
| JPS56134830A (en) * | 1980-03-25 | 1981-10-21 | Nec Corp | Digital-analogue converter |
Also Published As
| Publication number | Publication date |
|---|---|
| US4758820A (en) | 1988-07-19 |
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