JP2013214816A - レベル変換回路 - Google Patents

Abstract

【課題】貫通電流が無く低消費電力化を図ることができるレベル変換回路を提供する。
【解決手段】第一対のトランジスタ１１ａ，１１ｂは第１導電型であり、各第１主電極がグランドに接続され、双方の制御電極に対して一方又は両方がＬレベルになる第一及び第二の低電圧信号が入力され、第二対及び第三対のトランジスタ１２、１３は第２導電型であり、第２の主電極が対応する第一対の各トランジスタ１１ａ，１１ｂの第２主電極に接続され、各制御電極が互いに対となるトランジスタ１２、１３の第２主電極に接続され、各第１の主電極が電源に接続され、第三対のトランジスタ１３の各第２主電極が対応する第二対の各トランジスタ１２ａ、１２ｂの制御電極に接続され、各第１主電極が電源ＶＨに接続され、各制御電極に対してプリチャージ信号が入力される。第一対と第二対のトランジスタ１１、１２の第２の主電極の接続点から、高電圧信号が出力される。
【選択図】図１

Description

本発明はレベル変換回路に関する。さらに、詳しくは、本発明は、低電圧デジタル信号を高電圧デジタル信号に変換するためのレベル変換回路に関するものである。

従来、このようなレベル変換回路は、例えば図３に示すように構成されている。図３において、レベル変換回路１は、二対のスイッチングトランジスタ２ａ，２ｂ及び３ａ，３ｂと、インバータ４と、から構成されている。

第一の対のスイッチングトランジスタ２ａ，２ｂは、Ｎ型ＭＯＳトランジスタであって、それぞれソースがグランドに接続されている。

第二の対のスイッチングトランジスタ３ａ，３ｂは、Ｐ型ＭＯＳトランジスタであって、それぞれドレインが対応する第一の対のスイッチングトランジスタ２ａ，２ｂのドレインにノード（接続点）５ａ，５ｂで接続され、それぞれソースが高電圧電源ＶＨに接続されていると共に、一方のスイッチングトランジスタ３ａまたは３ｂのゲートが、他方のスイッチングトランジスタ３ｂまたは３ａのドレインに対して、即ちノード５ｂまたは５ａに接続されている。

インバータ４は、低電圧電源ＶＬから給電されることにより動作して、入力信号ＶＩＮを反転する。これにより、入力端子６から入力される入力信号ＶＩＮは、第一の対のスイッチングトランジスタの一方２ａのゲートにインバータ４を介して反転して入力されると共に、他方のスイッチングトランジスタ２ｂのゲートには直接に入力される。

このような構成のレベル変換回路１によれば、低電圧デジタル信号である入力信号ＶＩＮがＬレベルである場合には、この入力信号により第一の対のスイッチングトランジスタのうち一方のスイッチングトランジスタ２ａがオンとなり、他方のスイッチングトランジスタ２ｂがオフとなる。従って、ノード５ａの電圧がＬレベル（グランドレベル）になり、第二の対のスイッチングトランジスタの他方のスイッチングトランジスタ３ｂがオンとなる。

これに対して、ノード５ｂの電圧はＨレベル（ＶＨレベル）となり、第二の対のスイッチングトランジスタの一方のスイッチングトランジスタ３ａがオフとなる。即ち、低電圧デジタル信号ＶＩＮがＬレベルの場合、スイッチングトランジスタ２ａ，３ｂがオンとなり、且つスイッチングトランジスタ２ｂ，３ａがオフとなり、安定状態になる。そして、低電圧信号ＶＩＮは、高電圧信号ＶＯＵＴａに変換され、ノード５ａから出力端子７ａを介して出力されると共に、論理が反転した高電圧信号ＶＯＵＴｂが、ノード５ｂから出力端子７ｂを介して出力される。

ここで、低電圧信号ＶＩＮがＬレベル（グランドレベル）からＨレベル（ＶＬレベル）に遷移する場合について、図４を参照して説明する。
時刻ｔ０で、低電圧信号ＶＩＮがＬレベルから高くなってインバータ４の入力閾値を通過すると、インバータ４の出力、即ちスイッチングトランジスタ２ａのゲートがＨレベル（ＶＬレベル）からＬレベル（グランドレベル）に遷移し始める。

そして、時刻ｔ１で、低電圧信号ＶＩＮがＬレベル（グランドレベル）から高くなってスイッチングトランジスタ２ｂの閾値を通過すると、スイッチングトランジスタ２ｂがオンとなり、ノード５ｂ、即ちスイッチングトランジスタ３ａのゲートの電圧がＨレベル（ＶＨレベル）からＬレベル（グランドレベル）に遷移し始める。

続いて、時刻ｔ２で、インバータ４の出力が、Ｈレベル（ＶＬレベル）から低くなってスイッチングトランジスタ２ａの閾値を通過すると、スイッチングトランジスタ２ａがオフとなる。このとき、スイッチングトランジスタ２ａ及び３ａは、共にオフであり、ノード５ａはフローティング状態となるが、ノード５ａの電圧は、その寄生容量のために、それ以前のＬレベル（グランドレベル）を保持する。

次に、時刻ｔ３で、ノード５ｂの電圧がＨレベル（ＶＨレベル）から低くなってスイッチングトランジスタ３ａの閾値を通過すると、スイッチングトランジスタ３ａがオンとなり、ノード５ａ、即ちスイッチングトランジスタ３ｂのゲートの電圧がＬレベル（グランドレベル）からＨレベル（ＶＨレベル）に遷移し始める。

続いて、時刻ｔ４で、ノード５ａの電圧がＬレベル（グランドレベル）から高くなってスイッチングトランジスタ３ｂの閾値を通過すると、スイッチングトランジスタ３ｂがオフとなる。このとき、スイッチングトランジスタ２ｂは、既に時刻ｔ１からオンであるため、ノード５ｂのＬレベル（グランドレベル）が確定する。
ここで、時刻ｔ１から時刻ｔ４の間、スイッチングトランジスタ２ｂとスイッチングトランジスタ３ｂが同時にオン状態となるため、高電圧電源ＶＨとグランドとの間に貫通電流が流れることになってしまう。

これに対して、低電圧信号ＶＩＮがＨレベル（ＶＬレベル）からＬレベル（グランドレベル）に遷移する場合について、図４を参照して説明する。
まず、時刻ｔ５で、低電圧信号ＶＩＮがＨレベル（ＶＬレベル）から低くなってスイッチングトランジスタ２ｂの閾値を通過すると、スイッチングトランジスタ２ｂがオフとなる。このとき、スイッチングトランジスタ２ｂ及びスイッチングトランジスタ３ｂは共にオフ状態であるので、ノード５ｂはフローティング状態となるが、ノード５ｂの電圧は、その寄生容量のために、それ以前のＬレベル（グランドレベル）を保持する。

そして、時刻ｔ６で、低電圧信号ＶＩＮがＨレベル（ＶＬレベル）から低くなってインバータ４の閾値を通過すると、インバータ４の出力、即ちスイッチングトランジスタ２ａのゲートの電圧がＬレベル（グランドレベル）からＨレベル（ＶＬレベル）に遷移し始める。

続いて、時刻ｔ７で、インバータ４の出力がＬレベル（グランドレベル）から高くなってスイッチングトランジスタ２ａの閾値を通過すると、スイッチングトランジスタ２ａがオンとなり、ノード５ａ、即ちスイッチングトランジスタ３ｂのゲートの電圧がＨレベル（ＶＨレベル）からＬレベル（グランドレベル）に遷移し始める。

次に、時刻ｔ８で、ノード５ａの電圧がＨレベル（ＶＨレベル）から低くなってスイッチングトランジスタ３ｂの閾値を通過すると、スイッチングトランジスタ３ｂがオンとなり、ノード５ｂ、即ちスイッチングトランジスタ３ａのゲートの電圧がＬレベル（グランドレベル）からＨレベル（ＶＨレベル）に遷移し始める。

続いて、時刻ｔ９で、ノード５ｂの電圧がＬレベル（グランドレベル）から高くなってスイッチングトランジスタ３ａの閾値を通過すると、スイッチングトランジスタ３ａがオフになる。このとき、スイッチングトランジスタ２ａは、既に時刻ｔ７からオンであるため、ノード５ａのＬレベル（グランドレベル）が確定する。
ここで、時刻ｔ７から時刻ｔ９の間、スイッチングトランジスタ２ａとスイッチングトランジスタ３ａが同時にオン状態となるため、高電圧電源ＶＨとグランドとの間に貫通電流が流れることになってしまう。

このようにして、低電圧信号ＶＩＮの立上り時に、スイッチングトランジスタ２ｂ及び３ｂが共にオン状態となり、また低電圧信号ＶＩＮの立下り時にスイッチングトランジスタ２ａ及び３ａが共にオン状態となって、高電圧電源ＶＨとグランドとの間に貫通電流が流れることになるため、消費電力が増大してしまう。

これに対して、特許文献１には、電源電位より高い電位が印加される高電位ノードと出力ノードとの間に接続され、ゲート電極が反出力ノードに接続された第一のｐチャネルＭＯＳトランジスタと、高電位ノードと反出力ノードとの間に接続され、ゲート電極が出力ノードに接続された第二のｐチャネルＭＯＳトランジスタと、出力ノードと接地電位ノードとの間に接続され、ゲート電極に入力信号が入力されるｎチャネルＭＯＳトランジスタと、入力信号に応答し、入力信号がｎチャネルＭＯＳトランジスタを非導通状態から導通状態に変化させる信号になると反出力ノードに電荷を供給する電荷供給手段とを備えた信号レベル変換回路が開示されている。
この信号レベル変換回路によれば、電源電位振幅の信号を昇圧電位振幅の信号に変化する信号レベル変換回路の出力が変化するとき、流れる貫通電流を小さくすることができる。

また、特許文献２には、第一の電源電圧振幅の入力信号と該入力信号を反転した信号とを一対の入力端に差動入力する第一の差動対と、第一の差動対の一対の出力端と、第一の電源電圧よりも高電位の第二の電源電圧が印加される電源端子との間に接続される第二の差動対と、を備え、第二の差動対の一対の入力端が前記第一の差動対の一対の出力端と交叉接続され、第一の差動対の出力端から入力信号をラッチした出力信号が取り出されてなるレベル変換回路において、第一の差動対の一の入力端と、第一の差動対の一対の出力端のうち第一の差動対の他の入力端側の出力端と第二の差動対の一の入力端との接続点との間に、第一の差動対の前記一の入力端側の電位でオン・オフ制御され、第一の差動対の一の入力端側から接続点をプルアップするための第一のスイッチ素子を備えたことを特徴とするレベル変換回路が開示されている。
このレベル変換回路によれば、動作の高速化及び低消費電力化を達成することができる。

さらに、特許文献３には、低電圧の信号がハイレベルからローレベルに遷移する場合に、第二のＰ型ＭＯＳトランジスタと第二のＮ型ＭＯＳトランジスタとの間の第二の接続点における電圧レベルがローレベルからハイレベルに遷移するのを補助する補助回路を備えたレベル変換回路が開示されている。
このレベル変換回路によれば、第二の接続点、すなわち第一のＰ型ＭＯＳトランジスタのゲートにおける電圧レベルが、その閾値を上回るタイミングが早まり、第一のＰ型ＭＯＳトランジスタを素早くオフできる。
従って、第一のＰ型ＭＯＳトランジスタと第一のＮ型ＭＯＳトランジスタが同時にオンしている期間を短縮することができるので、変換後の信号がハイレベルからローレベルに遷移するのを高速化することができると共に、貫通電流を削減して低消費電力化を図ることができる。

特開平０６−２４３６８０号公報 特開２０００−２４４３０７号公報 特開２００４−２０７８６７号公報

ところで、特許文献１による信号レベル変換回路及び特許文献２によるレベル変換回路は、いずれも図３に示した従来のレベル変換回路とほぼ同じ構成であり、前述した貫通電流を防止するようには構成されていない。

また、特許文献３によるレベル変換回路においては、補助回路により、第一のＰ型ＭＯＳトランジスタを素早くオフできることにより、第一のＰ型ＭＯＳトランジスタと第一のＮ型ＭＯＳトランジスタが同時にオンしている期間を短縮して、貫通電流を削減することができるが、この貫通電流を完全に排除することはできなかった。このため、低消費電力化が十分ではなかった。

本発明は、上記課題に鑑み、簡単な構成により、入力信号の立上り及び立下り時に電源とグランド間に流れる貫通電流を完全に排除して、より低消費電力化を図ることができるレベル変換回路を提供することを目的としている。

上記目的を達成するため、本発明のレベル変換回路は、三対のスイッチングトランジスタを含んでおり、第一の対のスイッチングトランジスタは、第１導電型のスイッチングトランジスタであって、それぞれ第１の主電極又は第２の主電極がグランドに接続されると共に、双方の制御電極に対して常にどちらか一方又は両方がＬレベル（グランドレベル）になる第一及び第二の低電圧デジタル信号が入力され、第二の対のスイッチングトランジスタが、第２導電型のスイッチングトランジスタであって、それぞれ第２の主電極又は第１の主電極が対応する第一の対の各スイッチングトランジスタの第２の主電極又は第１の主電極に接続され、それぞれ制御電極が互いに対となるスイッチングトランジスタの第２の主電極又は第１の主電極に接続されると共に、それぞれ第１の主電極又は第２の主電極が高電圧電源に接続され、第三の対のスイッチングトランジスタが、第２導電型のスイッチングトランジスタであって、それぞれ第２の主電極又は第１の主電極が対応する前記第二の対の各スイッチングトランジスタの制御電極に接続され、それぞれ第１の主電極又は第２の主電極が高電圧電源に接続されると共に、それぞれ制御電極に対してプリチャージ信号が入力され、第一の対のスイッチングトランジスタの第２の主電極又は第１の主電極と第二の対のスイッチングトランジスタの第２の主電極又は第１の主電極との接続点から、それぞれ高電圧信号が出力され、プリチャージ信号が、第一及び第二の低電圧デジタル信号が同時にＬレベルである期間にＬレベルとなって、回路全体をリセットすることを特徴とする。

上記構成によれば、従来のレベル変換回路で使用されていたインバータを排除して、二相のノンオーバラップ、すなわち、オーバラップしていない入力信号を利用すると共に、この二相のノンオーバラップ入力信号が共に非アクティブである期間にアクティブとなるリセット信号としてプリチャージ信号を利用することにより、高電圧電源とグランドとの間に直列接続された第一の対のＮ型ＭＯＳトランジスタと第二の対のＰ型ＭＯＳトランジスタが同時にオンにならない。従って、高電圧電源とグランドとの間に貫通電流が流れないので、レベル変換回路の消費電力がより効果的に低減され得ることになる。また、三対のスイッチングトランジスタは、従来のレベル変換回路と回路規模があまり変わらないので、コストが高くなるようなことがなく、容易に且つ小型に製造することができる。

上記構成において、好ましくは、第一の対のスイッチングトランジスタがＮ型ＭＯＳトランジスタであって、第二の対及び第三の対のスイッチングトランジスタがＰ型ＭＯＳトランジスタである。
第一の対のスイッチングトランジスタがＮＰＮ型バイポーラトランジスタであって、第二の対及び第三の対のスイッチングトランジスタをＰＮＰ型バイポーラトランジスタとしてもよい。
第一の対のスイッチングトランジスタの第１主電極が、好ましくは、グランドに接続されている。
第二の対及び第三の対のスイッチングトランジスタの第１主電極が、好ましくは、高電圧電源に接続されている。
第一の対と第二の対と第三の対のスイッチングトランジスタの、第一の主電極がソースで、第二の主電極がドレインとした場合には、第一の対のスイッチングトランジスタのソースが、グランドに接続されてもよい。また、第二の対及び第三の対のスイッチングトランジスタのソースが、高電圧電源に接続されてもよい。

本発明のレベル変換回路によれば、簡単な構成により、入力信号の立上り及び立下り時に電源とグランド間に流れる貫通電流を完全に排除して、より低消費電力化を図ることができるレベル変換回路を構成することが可能である。

本発明のレベル変換回路は、例えば信号のレベル変換を必要とする、複数の電源を使用するＩＣやシステム、あるいは触覚センサ，超並列電子ビーム露光装置等において、レベル変換における低消費電力化及び小型化を図ることができる。

本発明によるレベル変換回路の一実施形態の構成を示す回路図である。 図１のレベル変換回路の動作時における各部の電圧変化を示すグラフである。 従来のレベル変換回路の一例の構成を示す回路図である。 図３のレベル変換回路の動作時における各部の電圧変化を示すグラフである。

以下、図面に示した実施形態に基づいて本発明を詳細に説明する。
図１は、本発明によるレベル変換回路の一実施形態の構成を示している。図１において、レベル変換回路１０は、第一の対のスイッチングトランジスタ１１ａ，１１ｂと、第二の対のスイッチングトランジスタ１２ａ，１２ｂと、第三の対のスイッチングトランジスタ１３ａ，１３ｂ、の三対のスイッチングトランジスタから構成されている。

第一の対のスイッチングトランジスタ１１ａ，１１ｂは、Ｎ型ＭＯＳトランジスタであって、それぞれソースがグランドに接続されている。Ｎ型ＭＯＳトランジスタは、Ｎ型ＭＯＳＦＥＴとも呼ばれている。第一の対のスイッチングトランジスタ１１ａ，１１ｂのゲートには、それぞれ常にどちらか一方又は両方がＬレベル（グランドレベル）になる低電圧信号ＶＩＮ１，ＶＩＮ０が入力される。Ｌ（グランドレベル）レベルは、ローレベルとも呼ばれている。

第二の対のスイッチングトランジスタ１２ａ，１２ｂは、Ｐ型ＭＯＳトランジスタであって、それぞれドレインが対応する第一の対のスイッチングトランジスタ１１ａ，１１ｂのドレインにノード（接続点）１４ａ，１４ｂで接続され、それぞれソースが高電圧電源ＶＨに接続されていると共に、一方のスイッチングトランジスタ１２ａまたは１２ｂのゲートが、他方のスイッチングトランジスタ１２ｂまたは１２ａのドレインに対して、即ちノード１４ｂまたは１４ａに接続されている。Ｐ型ＭＯＳトランジスタは、Ｐ型ＭＯＳＦＥＴとも呼ばれている。

第三の対のスイッチングトランジスタ１３ａ，１３ｂは、Ｐ型ＭＯＳトランジスタであって、それぞれドレインが対応する第二の対のスイッチングトランジスタ１２ａ，１２ｂのゲートに接続されると共に、それぞれソースが高電圧電源ＶＨに接続されている。第三の対のスイッチングトランジスタ１３ａ，１３ｂのゲートには、後述する高電圧プリチャージ信号ＰＧが入力される。

本発明のレベル変換回路の製造方法について説明する。本発明のレベル変換回路に使用している三対のスイッチングトランジスタは、何れもＣＭＯＳ製造工程を用いて製造することができる。
先ず、ｐ型基板の一部にｐ型スイッチングトランジスタを形成するためのｎ型ウェル領域を拡散工程等により形成する。
次に、ｐ型基板にｎ型半導体の不純物のイオン注入等によりソース、ドレインを形成し、その上に絶縁ゲートを形成することにより、ｎ型スイッチングトランジスタやｎ型ＭＯＳＦＥＴが構成することができる。
次に、ｎ型ウェル領域内にｐ型スイッチングトランジスタやｐ型ＭＯＳＦＥＴを形成することができる。具体的には、ｎ型ウェル領域にｐ型半導体の不純物のイオン注入等によりソース，ドレインを形成し、さらに絶縁ゲートを形成することにより、ｐ型スイッチングトランジスタやｐ型ＭＯＳＦＥＴが構成される。
最後に、レベル変換回路の各電極、各電極間の相互配線、入出力、電源等の各配線層を多層配線技術で形成し、保護膜で被覆する。これにより、本発明のレベル変換回路は、従来のレベル変換回路と回路規模はあまり変わらず、容易に製造することができる。

次に、各入力信号について詳細に説明する。
まず、第一の入力端子１５ａから第一の対のスイッチングトランジスタ１１ａの一方のゲートに入力される第一の入力信号ＶＩＮ１は、低電圧デジタル信号である。
また、第二の入力端子１５ｂから第一の対のスイッチングトランジスタ１１ｂの他方のゲートに入力される第二の入力信号ＶＩＮ０は、第一の入力信号ＶＩＮ１と常にどちらか一方又は両方がＬレベル（グランドレベル）になる低電圧デジタル信号である。

これに対して、第三の入力端子１５ｃから入力される高電圧プリチャージ信号ＰＧは、レベル変換回路１０をリセットするための信号であって、上述した第一の入力信号ＶＩＮ１及び第二の入力信号ＶＩＮ０が同時にＬレベル（グランドレベル）のときＬレベル（グランドレベル）になる高電圧信号である。

本発明の実施形態によるレベル変換回路１０は以上のように構成されており、以下のように動作する。
即ち、低電圧信号ＶＩＮ０がＬレベル（グランドレベル）であり、低電圧信号ＶＩＮ１がＨレベル（ＶＬレベル）であって、且つ高電圧プリチャージ信号ＰＧがＨレベル（ＶＨレベル）である場合には、第一の対のスイッチングトランジスタのうち、スイッチングトランジスタ１１ａがオンとなり、スイッチングトランジスタ１１ｂがオフとなり、また第三の対のスイッチングトランジスタ１３ａ及び１３ｂが共にオフ状態となる。従って、ノード１４ａの電圧がＬレベル（グランドレベル）になり、スイッチングトランジスタ１２ｂはオンとなる。Ｈレベル（ＶＨレベル）は、ハイレベルとも呼ばれている。

これに対して、ノード１４ｂの電圧はＨレベル（ＶＨレベル）となり、スイッチングトランジスタ１２ａはオフとなる。即ち、低電圧信号ＶＩＮ０がＬレベル（ＶＨレベル）で、低電圧信号ＶＩＮ１がＨレベル（ＶＬレベル）であり、且つ高電圧プリチャージ信号ＰＧがＨレベル（ＶＨレベル）の場合には、スイッチングトランジスタ１１ａ及び１２ｂがオンとなり、これによりスイッチングトランジスタ１１ｂとスイッチングトランジスタ１２ａ及びスイッチングトランジスタ１３ａ及び１３ｂがオフとなり、安定状態になる。

これにより、低電圧信号ＶＩＮ０と、この低電圧信号ＶＩＮ０とは論理が反転した低電圧信号ＶＩＮ１は、高電圧信号ＶＯＵＴａに変換され、出力端子１６ａを介して出力されると共に、この高電圧信号ＶＯＵＴａと論理が反転した高電圧信号ＶＯＵＴｂが出力端子１６ｂを介して出力される。

ここで、低電圧信号ＶＩＮ１がＨレベル（ＶＬレベル）からＬレベル（グランドレベル）に遷移する場合について、図２を参照して説明する。
時刻Ｔ０で、低電圧信号ＶＩＮ１がＨレベル（ＶＬレベル）から低くなってスイッチングトランジスタ１１ａの閾値を通過すると、スイッチングトランジスタ１１ａがオフになる。このとき、スイッチングトランジスタ１１ａ及び１２ａは共にオフであり、ノード１４ａはフローティング状態となるが、ノード１４ａの電圧は、その寄生容量のために、それ以前のＬレベル（グランドレベル）を保持する。

そして、時刻Ｔ１で、高電圧プリチャージ信号ＰＧがＨレベル（ＶＨレベル）から低くなってスイッチングトランジスタ１３ａ，１３ｂの閾値を通過すると、これらのスイッチングトランジスタ１３ａ，１３ｂが共にオンとなる。これにより、ノード１４ａの電圧はＬレベル（グランドレベル）からＨレベル（ＶＨレベル）に遷移し始め、ノード１４ｂの電圧はＨレベル（ＶＨレベル）を保持する。

続いて、時刻Ｔ２で、ノード１４ａの電圧がＬレベル（グランドレベル）から高くなってスイッチングトランジスタ１２ｂの閾値を通過すると、スイッチングトランジスタ１２ｂがオフとなる。

次に、時刻Ｔ３で、高電圧プリチャージ信号ＰＧがＬレベル（グランドレベル）から高くなってスイッチングトランジスタ１３ａ，１３ｂの閾値を通過すると、スイッチングトランジスタ１３ａ，１３ｂが共にオフとなり、ノード１４ａ及び１４ｂは共にフローティング状態となるが、ノード１４ａ及び１４ｂの電圧は、その寄生容量のために、それ以前のＨレベル（ＶＨレベル）を保持する。

続いて、時刻Ｔ４で、低電圧信号ＶＩＮ０がＬレベル（グランドレベル）から高くなってスイッチングトランジスタ１１ｂの閾値を通過すると、スイッチングトランジスタ１１ｂがオンとなり、ノード１４ｂの電圧はＨレベル（ＶＨレベル）からＬレベル（グランドレベル）に遷移し始める。

そして、時刻Ｔ５で、ノード１４ｂの電圧がＨレベル（ＶＨレベル）から低くなってスイッチングトランジスタ１２ａの閾値を通過すると、スイッチングトランジスタ１２ａがオンとなり、ノード１４ａのＨレベル（ＶＨレベル）を確定する。
ここで、時刻Ｔ０から時刻Ｔ５の間、スイッチングトランジスタ１１ａ及び１２ａは、同時にオン状態となることはなく、またスイッチングトランジスタ１１ｂ及び１２ｂも、同時にオン状態となることはない。従って、高電圧電源ＶＨとグランドとの間に貫通電流は流れない。

これに対して、低電圧信号ＶＩＮ０がＨレベル（ＶＬレベル）からＬレベル（グランドレベル）に遷移する場合について図２を参照して説明する。
まず、時刻Ｔ６で、低電圧信号ＶＩＮ０がＨレベル（ＶＬレベル）から低くなってスイッチングトランジスタ１１ｂの閾値を通過すると、スイッチングトランジスタ１１ｂがオフとなる。このとき、スイッチングトランジスタ１１ｂ及び１２ｂは共にオフであり、ノード１４ｂはフローティング状態となるが、ノード１４ｂの電圧は、その寄生容量のために、それ以前のＬレベル（グランドレベル）を保持する。

そして、時刻Ｔ７で、高電圧プリチャージ信号ＰＧがＨレベル（ＶＨレベル）から低くなってスイッチングトランジスタ１３ａ及び１３ｂの閾値を通過すると、スイッチングトランジスタ１３ａ及び１３ｂが共にオンとなり、ノード１４ａの電圧はＨレベルを維持し、ノード１４ｂの電圧はＬレベル（グランドレベル）からＨレベル（ＶＨレベル）に遷移し始める。

続いて、時刻Ｔ８で、ノード１４ｂの電圧がＬレベル（グランドレベル）から高くなってスイッチングトランジスタ１２ａの閾値を通過すると、スイッチングトランジスタ１２ａがオフとなる。

次に、時刻Ｔ９で、高電圧プリチャージ信号ＰＧがＬレベル（グランドレベル）から高くなってスイッチングトランジスタ１３ａ及び１３ｂの閾値を通過すると、スイッチングトランジスタ１３ａ及び１３ｂは共にオフとなり、ノード１４ａ及び１４ｂはフローティング状態となるが、ノード１４ａ及び１４ｂの電圧は、その寄生容量のために、それ以前のＨレベル（ＶＨレベル）を保持する。

続いて、時刻Ｔ１０で、低電圧信号ＶＩＮ１がＬレベル（グランドレベル）から高くなってスイッチングトランジスタ１１ａの閾値を通過すると、スイッチングトランジスタ１１ａがオンとなり、ノード１４ａの電圧はＨレベル（ＶＬレベル）からＬレベル（グランドレベル）に遷移し始める。

そして、時刻Ｔ１１で、ノード１４ａの電圧がＨレベル（ＶＨレベル）から低くなってスイッチングトランジスタ１２ｂの閾値を通過すると、スイッチングトランジスタ１２ｂがオンとなり、ノード１４ｂのＨレベル（ＶＨレベル）が確定する。
ここで、時刻Ｔ６から時刻Ｔ１１の間、スイッチングトランジスタ１１ａ及び１２ａが同時にオン状態となることはなく、またスイッチングトランジスタ１１ｂ及び１２ｂも、同時にオン状態となることはない。従って、高電圧電源ＶＨとグランドとの間に貫通電流は流れない。

このようにして、本発明の実施形態によるレベル変換回路１０によれば、高電圧電源ＶＨとグランドとの間に互いに直列に接続された第一の対のスイッチングトランジスタ１１ａと第二の対のスイッチングトランジスタ１２ａ、または第一の対のスイッチングトランジスタ１１ｂと第二の対のスイッチングトランジスタ１２ｂは、それぞれ同時にオン状態となることがないので、レベル変換回路１０の消費電力が大幅に低減され得る。
また、本発明実施形態によるレベル変換回路１０は、図３に示したレベル変換回路１と比較して、回路規模があまり変わらないので、コストが高くなるようなこともなく、小型に構成され得る。

本発明はその趣旨を逸脱しない範囲において様々な形態で実施することができる。
例えば、上述した実施形態においては、第一の対のスイッチングトランジスタ１１ａ，１１ｂのソースがグランドに接続されているが、これに限らず、第一の対のスイッチングトランジスタ１１ａ，１１ｂのドレインがグランドに接続されていてもよい。
また、上述した実施形態においては、第二の対のスイッチングトランジスタ１２ａ，１２ｂのソースが高電圧電源ＶＨに接続されているが、これに限らず、第二の対のスイッチングトランジスタ１２ａ，１２ｂのドレインが高電圧電源ＶＨに接続されていてもよい。

本発明では、スイッチングトランジスタ１１ａ，１１ｂをＮ型のＭＯＳトランジスタとして説明したが、ＮＰＮ型のバイポーラトランジスタとしてもよい。Ｎ型を第１導電型とも呼ぶ。スイッチングトランジスタ１２ａ，１２ｂ等をＰ型、つまり第２導電型のＭＯＳトランジスタとして説明したが、ＰＮＰ型のバイポーラトランジスタとしてもよい。ＭＯＳＦＥＴのソース及びバイポーラトランジスタのエミッタを第１の主電極と呼ぶ。ＭＯＳＦＥＴのドレイン及びバイポーラトランジスタのコレクタを第２の主電極と呼ぶ。ＭＯＳＦＥＴのゲート及びバイポーラトランジスタのベースを制御電極と呼ぶ。本発明のレベル変換回路は、応用する回路に応じて、上記のＭＯＳＦＥＴを、バイポーラトランジスタとして構成することができる。

本発明は上記実施例に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。例えば、使用する回路に応じて、三対のスイッチングトランジスタ１１、１２、１３の伝導型を、反対導電型、つまり、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタとし、Ｐ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタとして構成してもよい。

１０：レベル変換回路
１１ａ，１１ｂ：第一の対のスイッチングトランジスタ
１２ａ，１２ｂ：第二の対のスイッチングトランジスタ
１３ａ，１３ｂ：第三の対のスイッチングトランジスタ
１４ａ，１４ｂ：ノード
１５ａ，１５ｂ，１５ｃ：入力端子
１６ａ，１６ｂ：出力端子

Claims (5)

1. 三対のスイッチングトランジスタを含んでおり、
   第一の対のスイッチングトランジスタは、第１導電型のスイッチングトランジスタであって、それぞれ第１の主電極又は第２の主電極がグランドに接続されると共に、双方の制御電極に対して常にどちらか一方又は両方がＬレベル（グランドレベル）になる第一及び第二の低電圧デジタル信号が入力され、
   第二の対のスイッチングトランジスタが、第２導電型のスイッチングトランジスタであって、それぞれ第２の主電極又は第１の主電極が対応する前記第一の対の各スイッチングトランジスタの第２の主電極又は第１の主電極に接続され、それぞれ制御電極が互いに対となるスイッチングトランジスタの第２の主電極又は第１の主電極に接続されると共に、それぞれ第１の主電極又は第２の主電極が高電圧電源に接続され、
   第三の対のスイッチングトランジスタが、第２導電型のスイッチングトランジスタであって、それぞれ第２の主電極又は第１の主電極が対応する前記第二の対の各スイッチングトランジスタの制御電極に接続され、それぞれ第１の主電極又は第２の主電極が高電圧電源に接続されると共に、それぞれ制御電極に対してプリチャージ信号が入力され、
   前記第一の対のスイッチングトランジスタの第２の主電極又は第１の主電極と第二の対のスイッチングトランジスタの第２の主電極又は第１の主電極との接続点から、それぞれ高電圧信号が出力され、
   前記プリチャージ信号が、前記第一及び第二の低電圧デジタル信号が同時にＬレベルである期間にＬレベルとなって、回路全体をリセットすることを特徴とする、レベル変換回路。
2. 前記第一の対のスイッチングトランジスタがＮ型ＭＯＳトランジスタであって、前記第二の対及び第三の対のスイッチングトランジスタがＰ型ＭＯＳトランジスタであることを特徴とする、請求項１に記載のレベル変換回路。
3. 前記第一の対のスイッチングトランジスタがＮＰＮ型バイポーラトランジスタであって、前記第二の対及び第三の対のスイッチングトランジスタがＰＮＰ型バイポーラトランジスタであることを特徴とする、請求項１に記載のレベル変換回路。
4. 前記第一の対のスイッチングトランジスタの第１主電極がグランドに接続されていることを特徴とする、請求項１〜３の何れかに記載のレベル変換回路。
5. 前記第二の対及び第三の対のスイッチングトランジスタの第１主電極が高電圧電源に接続されていることを特徴とする、請求項１〜３の何れかに記載のレベル変換回路。