KR930000257B1 - 낸드게이트 회로 - Google Patents

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이만용
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Abstract

내용 없음.

Description

낸드게이트 회로
제1도는 종래의 낸드게이트 회로도
제2도는 본 발명의 낸드게이트 회로도
* 도면의 주요부분에 대안 부호의 설명
VIN11VIN2: 입력단자 Q11Q12Q15Q Q20: 바이폴라 트랜지스터
Q13, Q14: 피모스 트랜지스터 Q16∼Q18: 엔모스 트랜지스터
R11∼R13: 저항 D11, D12, : 쇼트키 다이오드
본 발명은 낸드게이트 회로에 관한 것으로, 특히 바이폴라 트랜지스터와 씨모스 (CMOS)를 이용하여 노이즈와 출력의 구동력을 높일 수 있고 소비전력이 작으며 집적도가 높은 바이폴라-써모스외 낸드게이트 회로에 관한 것이다.
제1도는 종래 낸드게이트 회로도로서, 이에 도시된 바와 같이 입력단자 (VIN1)가 피모스 트랜지스터(Q1)의 게이트 및 엔모스 트랜지스터(Q4)의 게이트에 접속되고, 입력단자(VIN2)가 피모스 트랜지스티(Q2)의 게이트 및 엔모스 트랜지스터 (Q4)의 게이트에 접속되며, 전원단자(VDO)가 상기 피모스 트랜지스터(Q1),(Q2)의 소스에 공통접속되어, 그들의 드레인이 출력단자(OUT) 및 상기 엔모스 트랜지스터(Q3)의 드레인에 공퉁접속되고, 그 엔모스 트랜지스터(Q3)의 소스가 상기 엔모스 트랜지스터(Q4)의 드레인에 겁속되어 구성된 것으로, 이와 같이 구성된 종래 낸드게이트 회로의 동작과정을 설명한다.
전원단자(VDD)에 전원이 인가되면, 입력단자(VIN1),(VIN2)에 입력되는 신호가 낸드조합되어 출력단자(OUT)로 출력된다. 즉, 입력단자(VIN1)(VIN2)에 고전위신호(일예로 2V)가 모두 입력되면, 피모스 트랜지스터(Q1).(Q2)는 오프되고 엔모스 트랜지스터(Q3),(Q4)는 온되므로 피모스 트랜지스터(Q1),(Q2) 및 엔모스 트랜지스터(Q3)의 접속점에 저전위신호가 출력되어 출력단자(OUT)에 인가된다.
한편. 입력단자(VIN1),(VIN2)중 어느 하나에라도 저전위신호(일예로 0.8V)가 입력되면, 피모스 트랜지스터(Q1).(Q2)는 적어도 어느 하나가 온되고, 엔모스 트랜지스티(Q3),(Q4)는 적어도 어느 하나가 오프되므로 전원단자(VDD)의 전원이 피모스 트랜지스터(Q1),(Q2) 및 엔모스 트랜지스터(Q3)의 접속점에 나타나 출력단가(OUT)에 고전위신호가 출력된다.
그러나, 상기와 같은 종래의 낸드게이트 회로에 있어서는 입력단자(VIN1), (VIN2)에 피모스 트랜지스터(Q1),(Q2)를 사용하므로 입력단에 래치-업(Latch-up)현상이 발생하고, 클램핑 다이오드가 없어 마이너스전압까지 떨어지게 되므로 노이즈의 영향을 많이 받아 칩 소자가 타버리는 등의 문재점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 감안하여, 바이폴라 트랜지스터 및 쇼트키 다이오드에 의해 입력단의 래치-업현상을 방지하고, 바이폴라 트랜지스터에 의해 출력 스피드를 증가시키고 증폭도를 높일 수 있는 낸드게이트 회로를 창안힌 것으로, 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도는 본 발명의 낸드게이트 회로도로서, 이에 도시한 바와 같이 입력단자 (VIN1)를 저항(R11)을 통해 바이폴라 트랜지스터(Q11)의 콜렉터, 피모스 트랜지스터 (Q13)의 게이트 및 엔모스 트랜지스터(Q17),(Q19)의 게이트에 공통접속함과 아울러 그 접속점에 전원단자(VDD)를 쇼트키 다이오드(D11)를 퉁해 접속하고, 입력 단자(VIN2)를 저항(R12)을 통해 바이폴라 트랜지그터(Q12)의 콜렉터, 피모스 트랜지스터(Q14)의 게이트 및 엔모스 트렌지스터(Q16),(Q18)의 게이트에 공통접속함과 아울러 그 접속점에 전원단자(VDD)를 쇼트키 다이오드(D12)를 통해 접속하며, 상기 바이폴라 트랜지스터 (Q11),(Q12)의 베이스 및 에미터를 접지에 접속하고,전원단자(VDD)를 바이폴라 트랜지스터(Q15)의 콜렉터 및 상기 피모스 트랜지스타(Q13),(Q14)의 소스에 접속하여, 그 피모스 트랜지스터(Q13),(Q14)의 드레인을 상기 바이폴라 트랜지스터(Q15)의 베이스에 공통접속함과 아울러 그 접속점을 상기 엔모스 트랜지스터(Q16),(Q17)를 통해 접지에 접속하고, 상기 바이폴라 트랜지스터(Q15)의 에미터를 출력단자(OUT) 및 바이폴라 트렌지스터(Q20)의 콜렉터에 접속함과 아울러 상기 엔모스 트랜지스터(Q18),(Q19)를 통해 접지저항(R13) 및 상기 바이폴라 트랜지스터(Q20)의 베이스에 접속하여 구성한 것으로, 이와 같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.
전원단자(VDD)에 전원이 인가되면, 쇼트키 다이포드(D11),(D12)와 바이폴라 트랜지스터(Q11),(Q12)는 오프상태로 되고, 이때 입력단자(VIN1),(VIN2)에 입력되는 신호는 낸드조합되어 출력단자(OUT)로 출력된다. 즉, 입력단자(VIN1),(VIN2)에 고전위신호(일예로 2V)가 모두 입력되면, 입력단자(VIN1)에 입력된 고전위신호는 저항(R11)을 통해 피모스 트랜지스티(Q13) 및 엔모스 트랜지스터(Q17),(Q15)의 베이스에 인가 되므로 그 피모스 트랜지스터(Q13)는 오프되고 엔모스 트랜지스터(Q17),(Q19)는 온되며, 또한 입력단자(VIN2)에 입력된 고전위신호는 저항(R12)을 통해 피모스 트랜지스터 (Q14) 및 엔모스 트랜지스티(Q16),(Q18)의 게이트에 인가되므로 피모스 트랜지스터 (Q4)는 오프되고 엔모스 트랜지스터(Q16),(Q18)는 온된다.
이와 같이 피모스 트랜지스터(Q13),(Q14)는 오프되고 엔모스 트랜지스터(Q16), (Q17)는 온되어 바이폴라 트랜지스터(Q15)의 베이스에 저전위신호가 인가되므로 그 바이폴라 트랜지스터(Q15)가 오프되고, 또한 엔모스 트랜지스터(Q18),(Q19)가 온되어 바이폴라 트랜지스터(Q20)의 베이스에 고전위신호가 인가되므로 그 바이폴라 트랜지스터 (Q20)가 온된다.
따라서, 바이플라 트랜지스터(Q15)의 에미터 및 바이폴라 트랜지스터(Q20)의 콜렉터 접속점인 출력단자(OUT)에 저전위신호가 출력된다.
한편, 입력단자(VIN1).(VIN2)중 어느 하나에라도 저전위신호(일예로, 0.8V)가 입력되는 경우에는 출력 단자(OUT)에 고전위신호가 출력된다.
먼저, 입력단자(VIN1)에 저전위신호가 입력되고, 입력단자(VIN2)에 고전위신호가 입력되면, 입력단자(VIN1)에 입력되는 저전위신호에 의해 피모스 트랜지스터 (Q13)는 온되고, 엔모스 트랜지드터(Q17),(Q19)가 오프된다. 따라서, 피모스 트랜지스터 (Q13)의 온 및 엔모스 트랜지스터(Q17)의 오프에 의해 바이폴라 트랜지스터(Q15)의 베이스에 고전위신호가 인가되어 그 바이폴라 트랜지스터(Q15)가 온되고, 엔모스 트랜지스터(Q19)의 오프에 의해 바이폴라 트랜지스터(Q20)의 베이스에 저전위신호가 인가되어 그 바이폴라 트랜지스터(Q20)가 오프되며, 이에따라 전원단자(VDD)의 전원이 바이폴라 트랜지스터(Q15)를 통해 출력단자(OUT)로 출력되어, 그 출력단자(OUT)에 고전위신호가 출력된다.
한편, 입력단자(VIN1)에 고선위신호가 입력되고, 입력단자(V1N2)에 저전위신호가 입력되면, 입력단자 (VIN2)에 입력되는 지전위신호에 의해 피모스 트랜지스터 (Q14)는 온되고 엔모스 트랜지스터(Q16),(Q18)는 오프되며, 이 피모스 트랜지스터(Q14)의 온 및 엔모스 트랜지스터(Q16)의 오프에 의해 바이폴라 트랜지스터 (Q15)의 베이스에 고전위신호가 인가되어 그 바이폴라 트랜지스터(Q15)가 온되고, 엔모스 트랜지스터 (Q18)의 오프에 의해 바이폴라 트랜지스터(Q20)의 베이스에 저전위신호가 인가되어 그 바이폴라 트랜지스터(Q20) 가 오프되며, 이에따라 상기의 설명에서와 같이 출력단자 (OUT)에 고전위신호가 출력된다.
한편, 입력단자(VlN1)(VIN2)에 모두 저전위신호가 입력되면, 그 입력단자 (VIN1),(VIN2)에 입력되는 지전위신호에 의해 피모스 트랜지스터(Q13),(Q14)가 온되고 엔모스 트랜지스터(Q16),(Q17)가 오프되어 바이폴라 트랜지스터(Q15)의 베이스에 고전위신호가 인가되므로 그 바이폴라 트랜지스터(Q15)가 온되고, 또한 '이때 엔모스 트랜지스터(Q18),(Q19)가 오프되어 바이폴라 트랜지스터(Q20)의 베이스에 저전위신호가 인가되므로 그 바이폴라 트랜지스터(Q20)가 오프되며, 이에따라, 상기의 설명에서와 같이 출력단자(OUT)에 고전위신호가 출력된다.
한편, 상기와 같이 동작함에 있어서 입력단자(VIN1),(VIN2)측에 연결된 쇼트키 다이오드(D11),(D12)와 바이폴라 트랜지스터(Q11),(Q12)에 의해 래치-업 현상을 방지하게 된다 .
여기서, 래치-업현상이란 입력과 출력상태에 피엔피(PNP) 정션 트랜지스터와 피엔(PN)정션 다이오드가 형성되는 것을 말한다. 그리고, 출력단자(OUT)측에 연결된 바이폴라 트랜지스터(Q15),(Q20)에 의해 출력 스피드를 증가시키고, 증폭도를 높일 수 있게 된다.
이상에서 상세히 설명한 바와 같이 본 발명은 입력단의 래치-업 현상을 쇼트키 다이오드 및 바이폴라 트랜지스터에 의해 방지하여 노이즈를 제거할 수 있고, 출력단의 바이폴라 트랜지스터에 의해 출력 스피드를 증가시킴과 아울러 출력 증폭도를 높일 수 있는 효과가 있게 된다.

Claims (1)

  1. 임력단자(VIN)를 저항(R11)를 통해 래치 -업현상 방시용 쇼트키 다이오드(D11) 및 바이폴라 트랜지스터(Q11)에 접속함과 아울러 그 접속점에 피모스 트랜지스터 (Q13) 및 엔모스 트랜지스터(Q17)(Q19)의 게이트를 공통접속하고, 입력단자(VIN2)를 지항(R12)을 통해 래치-업현상 방지용 쇼트키 다이오드(D12) 및 바이폴라 트랜지스터 (Q12)에 접속함과 아울러 그 접속점에 피모스 트랜지스터(Q14) 및 엔모스 트랜지스터 (Q16),(Q18)의 게이트를 공통접속하며, 전원단자(VDD)를 바이폴라 트랜지스터(Q15)의 콜렉터에 접속함과 아울러 상기 피모스 트랜지스터(Q13),(Q14)를 통해 상기 바이폴라 트랜지스터(Q15)의 베이스에 접속하여, 그 접속점을 상기 엔모스 트랜지스터(Q16), (Q17)를 통해 접지에 접속하고, 상기 바이폴라 트랜지스터(Q15) 의 에미터를 출력단자 (OUT) 및 바이폴라 트랜지스터(Q20)의 콜렉터에 접속함과 아울리 상기 엔모스 트랜시스터(Q18),(Q19)를 통해 접지저항(R13) 및 상기 바이폴라 트랜지스터(Q20)의 베이스에 공통접속하여 구성된 것을 특징으로 하는 낸드게이트 회로.
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* Cited by examiner, † Cited by third party
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KR20170135297A (ko) 2016-05-31 2017-12-08 김봉수 착탈식 손잡이

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