JPH06105149A

JPH06105149A - 画像形成装置

Info

Publication number: JPH06105149A
Application number: JP4280684A
Authority: JP
Inventors: Junichi Koseki; 順一小関; Hajime Nakamura; 中村　　元; Atsushi Sakakibara; 淳榊原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-09-24
Filing date: 1992-09-24
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】本発明は、スキャナを備えるデジタル複写装置
において、装置の製造にともなうＬＳＩの設計のし直し
によるコスト高を防止できるようにすることを最も主要
な特徴とする。【構成】たとえば、ＣＣＤラインセンサ５からのアナロ
グ出力信号を各素子の特性に合わせて補正するととも
に、デジタル化するための画像処理用ＬＳＩ１０を、１
チップの回路素子として構成する。そして、そのアナロ
グ処理回路１１からＡ／Ｄ変換器１２への出力、記憶器
１３から画像信号処理回路１４への出力、およびＡ／Ｄ
変換器１２から画像信号処理回路１４への出力を、必要
に応じて外部へ出力できる汎用性の高いＬＳＩを、多種
のデジタル複写装置で共通に使用できる構成となってい
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、たとえばＣＣＤライ
ンセンサの出力を受けて正規化した画像データを出力す
る、画像信号処理用の素子として有用な集積回路装置を
備えたデジタル複写装置などの画像形成装置に関する。

【０００２】

【従来の技術】従来より、画像読取装置の光電変換素子
としては、ＣＣＤラインセンサが広く用いられている。
そして、この種のＣＣＤラインセンサには種々の改良が
加えられ、また大型のＣＣＤラインセンサの出現によ
り、現在では、ファクシミリ装置やデジタル複写装置な
どの画像形成装置にも利用されてきている。

【０００３】ところで、上記した画像形成装置では、高
速化、高画質化、およびカラー化などの要求にともなっ
て、ＣＣＤラインセンサの出力の信号処理が重要性を増
してきている。このため、このようなハイレベルな信号
処理を実現するものとして、各種の大規模集積回路装置
（ＬＳＩ）の開発が進められている。

【０００４】しかしながら、これらのＬＳＩは、アナロ
グ／デジタル変換用のＬＳＩ、シェーディング補正用の
ＬＳＩなど、それぞれの機能ごとに分離されたものばか
りである。このため、画像形成装置（機器）を製造する
場合は、製造する各機種ごとに、これらのＬＳＩを組み
合せて設計し直さなければならず、機器の製造面、設計
面においてコスト高となるとい欠点があった。

【０００５】

【発明が解決しようとする課題】上記したように、従来
においては、ハイレベルな信号処理を実現し得るＬＳＩ
が開発されてはいるものの、それを使用した機器は、製
造面、設計面においてコスト高となるとい欠点があっ
た。

【０００６】そこで、この発明は、機器の製造面、設計
面におけるコスト高を招くことなく、低廉化が可能な画
像形成装置を提供することを目的としている。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、この発明の画像形成装置にあっては、複数の光電
変換素子を用いて原稿画像を読み取り、その光電変換素
子からの出力信号にもとづいて画像形成動作を実行する
ものにおいて、前記光電変換素子からの出力信号を各素
子ごとにアナログ電気信号として取り出すアナログ処理
手段、このアナログ処理手段からの出力信号をデジタル
値に変換するアナログ／デジタル変換手段、このアナロ
グ／デジタル変換手段から出力される前記各素子ごとの
基準信号レベルを記憶してなる記憶手段、この記憶手段
の記憶情報にもとづいて、前記アナログ／デジタル変換
手段からの前記各素子ごとの出力信号を補正する補正手
段とを備え、前記アナログ処理手段、アナログ／デジタ
ル変換手段、記憶手段、および補正手段を１チップの回
路素子として構成し、かつ前記補正手段、記憶手段、ア
ナログ処理手段の少なくとも１つの出力信号を外部へ取
り出すための出力端子を有した集積回路装置と、この集
積回路装置からの補正出力信号に応じて潜像を形成する
潜像形成手段と、この潜像形成手段で形成された潜像を
顕像化する現像手段と、この現像手段で顕像化された現
像剤像を被画像形成媒体上に形成する画像形成手段とか
ら構成されている。

【０００８】また、この発明の画像形成装置にあって
は、原稿を光学的に走査し、前記原稿の画像に対応する
光学像を得る走査手段と、この走査手段の走査により得
られる光学像を光電変換する光電変換素子と、この光電
変換素子の無効画素部の直流電位を基準信号レベルとし
て検出する検出手段、この検出手段で検出された前記基
準信号で、前記光電変換素子の有効画素部からの出力信
号をクランプするクランプ手段、このクランプ手段から
の出力信号をサンプルホールドするサンプルホールド手
段、このサンプルホールド手段からの出力信号をアナロ
グ／デジタル変換するアナログ／デジタル変換手段、こ
のアナログ／デジタル変換手段から出力され、前記検出
手段で検出される、前記光電変換素子の各素子ごとの基
準信号レベルを記憶する記憶手段、およびこの記憶手段
に記憶された前記基準信号にもとづいて、前記アナログ
／デジタル変換手段からの前記光電変換素子の各素子ご
との出力信号を補正する補正手段を、１チップの回路素
子として構成し、かつ前記補正手段、記憶手段、アナロ
グ／デジタル変換手段、サンプルホールド手段、クラン
プ手段、および検出手段の少なくとも１つの出力信号を
外部へ取り出すための出力端子を有してなる集積回路装
置と、この集積回路装置からの補正出力信号に応じて潜
像を形成する潜像形成手段と、この潜像形成手段で形成
された潜像を顕像化する現像手段と、この現像手段で顕
像化された現像剤像を被画像形成媒体上に形成する画像
形成手段とから構成されている。

【０００９】

【作用】この発明は、上記した手段により、各種の機器
に対して汎用性の高い集積回路装置を組み込むことがで
きるようになるため、新機種の製造時にかかるコストの
削減が可能となるものである。

【００１０】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。

【００１１】図１は、本発明にかかるデジタル複写装置
の構成を示すものである。

【００１２】すなわち、このデジタル複写装置は、たと
えば画像読取装置としてのスキャナ４１、および画像形
成装置としてのプリンタ４３からなっている。

【００１３】上記スキャナ４１は、図示矢印Ｂ方向に移
動可能な第１キャリッジ２２１と第２キャリッジ２２
２、結像レンズ２２７、光電変換素子としてのＣＣＤラ
インセンサ５、およびこれらの電気的／機械的な制御を
行う制御ボード２２９などから構成されている。

【００１４】図１において、原稿ＯＧは原稿台ガラス２
２０上に下向きに置かれ、その原稿ＯＧの載置基準は原
稿台ガラス２２０の短手方向の正面右側がセンタ基準に
なっている。その原稿ＯＧは、開閉自在に設けられた原
稿固定カバー２１２によって原稿台ガラス２２０上に押
え付けられる。

【００１５】原稿ＯＧは蛍光灯ランプ（光源）２２３に
より照明され、その反射光はミラー２２４，２２５，２
２６、および結像レンズ２２７を介して、列状に配置さ
れた複数の受光素子を有したＣＣＤラインセンサ５の面
上に集光されるように構成されている。

【００１６】また、上記した原稿台ガラス２２０の近傍
には、白基準板２１５が設けられている。

【００１７】ここで、上記ミラー２２４と、蛍光灯ラン
プ２２３と、その光量を検知する図示しない光量センサ
（光量検知回路）と、蛍光灯ランプ２２３の温度を一定
に保つ保温ヒータとを具備した第１キャリッジ２２１、
およびミラー２２５，２２６を具備した第２キャリッジ
２２２は、光路長を一定とするよう、２：１の相対速度
で移動するようになっている。

【００１８】第１キャリッジ２２１と第２キャリッジ２
２２は、ステッピングモータとしてのパルスモータ（図
示せず）によって読み取りタイミング信号に同期して右
から左へ移動され、副走査する。

【００１９】副走査の速度は、読み取り倍率によって２
相パルスモータの励磁方法を１／２相励磁、マイクロス
テップ駆動により切き換わるように構成されている。特
に、低速域においては、駆動系の固有振動を相殺する電
流波形がパルスモータに入力されるように、パルスモー
タドライバ（図示せず）が構成されている。

【００２０】以上のようにして、原稿台ガラス２２０上
に載置された原稿ＯＧの画像は１ラインごとに順に読み
取られ、上記制御ボード２２９より画像の濃淡を示す８
ビットのデジタル画像データとして出力される。

【００２１】プリンタ４３は、レーザ光学系２４０と、
転写紙（被画像形成媒体）Ｐ上に画像形成が可能な電子
写真方式を組み合せた画像形成部２３９と、これらの駆
動を制御する制御ボード２４３から構成されている。

【００２２】すなわち、原稿ＯＧより上記スキャナ４１
によって読み取られた画像データは、上記制御ボード２
４３上の画像処理回路（図示せず）で同期がとられ、半
導体レーザ発振器２４１からのレーザ光に変換される。

【００２３】出力されたレーザ光は、たとえばシリンド
リカルレンズなどからなるビーム整形光学系によって整
形され、空気軸受を利用した高速回転モータにより回転
駆動させられる多面体回転鏡２４２によって偏向され
る。

【００２４】偏向されたレーザ光はｆθレンズ（図示せ
ず）を通して、ミラー２４４によって反射される。そし
て、感光体ドラム２４６上の露光位置２４６Ａの地点
に、必要な解像度を持つスポットとして結像され、走査
露光される。これによって、感光体ドラム２４６上に画
像データに応じた潜像が形成される。

【００２５】なお、この偏向されたレーザ光は、フォト
ダイオードからなるビームディテクタ（図示せず）で検
知されることにより、同期がとられるようになってい
る。

【００２６】上記感光体ドラム２４６の周囲には、その
ドラム面を帯電する帯電チャージャ２４７、現像器２４
８、転写チャージャ２４９、剥離チャージャ２５０、お
よびクリーナ２５１などが配設されている。

【００２７】この感光体ドラム２４６は、そのドラム面
が、駆動モータ（図示せず）によりＶ０の外周速度で回
転駆動され、グリッド電極を有する感光体ドラム面に対
向して設けられている帯電チャージャ２４７により帯電
される。

【００２８】この帯電された感光体ドラム２４６上の露
光位置２４６Ａの地点にレーザ光がスポット結像され、
これにより潜像が形成された感光体ドラム２４６は、現
像位置までＶ０の速度で回転される。そして、この位置
で、感光体ドラム２４６上の潜像は、現像器２４８から
のトナーにより現像される。

【００２９】トナー像の形成された感光体ドラム２４６
は、引き続きＶ０で回転される。そして、感光体ドラム
２４６のトナー像は、転写位置の地点で、給紙系により
タイミングをとって供給される転写紙Ｐ上に、転写チャ
ージャ２４９によって転写される。

【００３０】ここで、上記した給紙系は、たとえばカセ
ット２５２から転写紙Ｐを選択的に給紙できる手段によ
り構成されている。

【００３１】すなわち、上記のカセット２５２内の転写
紙Ｐは、選択的に、たとえば給紙ローラ２５３および分
離ローラ２５４により１枚ずつ分離されて給送される。
そして、レジストローラ２５５まで送られ、所定のタイ
ミングで転写部（転写位置）へ給送される。

【００３２】また、上記転写チャージャ２４９の下流側
には、用紙搬送機構２５６、定着器２５７、画像形成済
の転写紙Ｐを機外に排出する排紙ローラ２５８、および
排紙トレイ２５９が配設されている。

【００３３】これにより、定着器２５７によりトナー像
の定着された転写紙Ｐは、排紙ローラ２５８を経て、排
紙トレイ２５９に排紙される。

【００３４】また、転写紙Ｐへの転写が終了した感光体
ドラム２４６は、クリーナ２５１によって残留トナーな
どが除去されることにより、初期状態に復帰、つまり次
の画像形成に待機される。

【００３５】次に、上記のデジタル複写装置の動作につ
いて説明する。

【００３６】たとえば今、原稿台ガラス２２０上に原稿
ＯＧがセットされ、オペレータによって動作開始の指示
が与えられたとする。すると、まず、上記制御ボード２
２９からの指示により図示していないステッピングモー
タなどが動作され、上記スキャナ４１による原稿画像の
読み取りが行われる。

【００３７】すなわち、第１キャリッジ２２１と第２キ
ャリッジ２２２とが所定の速度にて原稿ＯＧの下面を図
示矢印Ｂ方向に移動され、その副走査時に、原稿ＯＧが
蛍光灯ランプ２２３により照明される。

【００３８】そして、原稿ＯＧからの反射光が、ミラー
２２４，２２５，２２６および結像レンズ２２７を介し
てＣＣＤラインセンサ５上に結像されることで、１ライ
ンごとに光の明暗に応じたアナログ電気信号（イメージ
信号）が出力される。

【００３９】この電気信号は制御ボード２２９に供給さ
れ、ここで所定の処理、たとえばアナログ画像処理、デ
ジタル画像処理、シェーディング補正処理、および各種
の画像処理など（詳細については後述する）が施される
ことにより、画像の濃淡を示す８ビットのデジタル画像
データとして発生される。

【００４０】こうして、上記原稿ＯＧよりスキャナ４１
によって画像データが読み取られると、上記制御ボード
２４３からの指示により上記プリンタ４３による画像形
成が行われる。

【００４１】すなわち、上記画像データにもとづいて、
上記半導体レーザ発振器２４１からレーザ光が発生され
る。そして、そのレーザ光は、多面体回転鏡２４２によ
って偏向され、さらにミラー２４４によって反射され
て、感光体ドラム２４６上に結像される。

【００４２】このレーザ光により、図示矢印方向に回転
され、さらに帯電チャージャ２４７によって一様に帯電
されているドラム表面が走査露光されることにより、感
光体ドラム２４６上に画像データに応じた潜像が形成さ
れる。

【００４３】感光体ドラム２４６上に形成された潜像
は、現像器２４８からのトナーによって現像され、転写
位置へ送られる。

【００４４】そして、この転写位置へのトナー像の送り
にタイミングを合わせて上記カセット２５２から転写紙
Ｐが給紙されることにより、転写チャージャ２４９の作
用によって感光体ドラム２４６上のトナー像が転写紙Ｐ
上に転写される。

【００４５】この後、転写紙Ｐは、剥離チャージャ２５
０の作用によって感光体ドラム２４６より剥離され、用
紙搬送機構２５６により搬送されて定着器２５７に送ら
れ、ここでトナー像の定着が行われる。

【００４６】そして、この定着器２５７を通過した転写
紙Ｐは、排紙ローラ２５８によって排紙トレイ２５９上
に排紙され、これにより一連の画像形成にかかる動作は
終了される。

【００４７】このようなプロセスを繰り返すことによ
り、スキャナ４１からなる画像読取装置とプリンタ４３
からなる画像形成装置とを復合してなるデジタル複写装
置の画像形成動作は行われる。

【００４８】図２は、上記スキャナ４１に配設された制
御ボード２２９の構成を示すものである。

【００４９】すなわち、この制御ボード２２９には、ア
ナログ信号処理回路（画像処理用ＬＳＩ）１０と画像読
取制御部２０とが設けられている。

【００５０】画像読取制御部２０は、スキャナ４１の全
体的な制御を司るＣＰＵ２１、シェーディング補正回路
２２、各種画像処理回路２３、インターフェース回路２
４、ＲＯＭ２５、ワーキングＲＡＭ（ＷＯＲＫＩＮＧ・
ＲＡＭ）２６、入出力回路（Ｉ／Ｏ）２７，２８，２
９、および画像信号制御回路３０などが、アドレス・バ
ス３１およびデータ・バス３２を介して接続された構成
となっている。

【００５１】シェーディング補正回路２２は、ＲＡＭで
構成される黒シェーディングメモリと白シェーディング
メモリとを有し、これらに格納される黒シェーディング
データおよび白シェーディングデータにより、アナログ
信号処理回路１０からのデジタル画像データに含まれる
ＣＣＤラインセンサ５のビット間のばらつきの高周波歪
や光学系の低周波歪などのシェーディング歪を補正する
ものである。

【００５２】各種画像処理回路２３は、上記シェーディ
ング補正回路２２でシェーディング歪の補正されたデジ
タル画像データにγ補正やエッジ強調などの画像処理を
施すものである。

【００５３】インターフェース回路２４は、上記各種画
像処理回路２３から出力される画像データを、ホストコ
ンピュータやプリンタ４３などの外部周辺機器１に出力
するものである。また、このインターフェース回路２４
は、外部周辺機器１からの動作制御コマンドを受信し、
スキャナ４１の状態をステータスとして返送するように
なっている。

【００５４】ＲＯＭ２５は、スキャナ４１を動作させる
ための制御プログラムおよびデータテーブルなどを記憶
するものである。

【００５５】ワーキングＲＡＭ２６は、一時保存用の制
御データや演算データなどを格納するためのものであ
る。

【００５６】Ｉ／Ｏ２７は、上記ＣＰＵ２１とアナログ
信号処理回路１０との間で、制御信号およびデータ信号
などの情報の交換を行うものである。

【００５７】Ｉ／Ｏ２８は、上記ＣＰＵ２１とキャリッ
ジモータとしてのパルスモータ２およびエンコーダ３と
の間で、第１，第２キャリッジ２２１，２２２の駆動制
御を行うためのモータ制御回路として機能するものであ
る。

【００５８】Ｉ／Ｏ２９は、上記ＣＰＵ２１と蛍光灯ラ
ンプとしての光源２２３および光量検知回路４との間
で、蛍光灯ランプ２２３の点灯，消灯，光量などの制御
を行うためのランプ制御回路として機能するものであ
る。

【００５９】次に、上記した画像読取制御部２０の動作
について説明する。

【００６０】たとえば、外部周辺機器１からの用紙サイ
ズ設定コマンド、倍率設定コマンド、移動設定コマンド
などの各種の設定コマンドは、上記インターフェース回
路２４により受信され、そして、ＣＰＵ２１により解読
される。

【００６１】すると、ＣＰＵ２１によってスキャナ４１
の機能が再設定され、その状態がステータスとして上記
インターフェース回路２４を介して外部周辺機器１に返
される。

【００６２】これにより、外部周辺機器１では、前記ス
テータスを受信することで、スキャナ４１の状態を検出
することができる。

【００６３】そして、外部周辺機器１からの原稿読取開
始コマンドを、上記インターフェース回路２４を介して
上記ＣＰＵ２１が受信することにより、スキャナ４１に
よる原稿ＯＧの読み取りが開始される。

【００６４】まず、ＣＰＵ２１により上記Ｉ／Ｏ２７を
介して上記アナログ信号処理回路１０に指示が与えら
れ、その内部が所定の状態に設定される（詳細について
は後述する）。

【００６５】ついで、ＣＰＵ２１により上記Ｉ／Ｏ２８
に対して指示が与えられ、モータ２およびエンコーダ３
によって上記第１，第２キャリッジ２２１，２２２の駆
動が制御される。

【００６６】この場合、ミラー２２４が白基準板２１５
の下に位置するように、第１キャリッジ２２１が移動さ
れる。

【００６７】そして、ＣＰＵ２１により上記Ｉ／Ｏ２９
に対して指示が与えられ、蛍光灯ランプ２２３を消灯さ
せた状態で、白基準板２１５の表面イメージをＣＣＤラ
インセンサ５に結像させ、その読み取りが行われる。

【００６８】このＣＣＤラインセンサ５で読み取られ
た、そのイメージデータは、黒シェーディングデータと
して上記シェーディング補正回路２２内の黒シェーディ
ングメモリに格納される。

【００６９】この黒シェーディングデータは、上記ＣＣ
Ｄラインセンサ５がもつ固有の暗レベルノイズを除去す
るための補正データとして使用される。

【００７０】黒シェーディングデータの読み取りが終わ
ると、ＣＰＵ２１により上記Ｉ／Ｏ２８およびＩ／Ｏ２
９に対して指示が与えられる。

【００７１】すなわち、モータ２およびエンコーダ３に
よって上記第１キャリッジ２２１が白基準板２１５の下
を移動されながら、蛍光灯ランプ２２３が点灯されるこ
とにより、白基準板２１５の表面イメージをＣＣＤライ
ンセンサ５に結像させ、その読み取りが行われる。

【００７２】このＣＣＤラインセンサ５で読み取られ
た、そのイメージデータは、白シェーディングデータと
して上記シェーディング補正回路２２内の白シェーディ
ングメモリに格納される。

【００７３】この白シェーディングデータは、上記ＣＣ
Ｄラインセンサ５の固有の明レベルノイズ（高周波ノイ
ズ）および蛍光灯ランプ２２３や結像レンズ２２７など
の光学系による低周波歪を除去するための補正データと
して用いられる。

【００７４】なお、何らかの要因で、第１キャリッジ２
２１を所定時間内に白基準板２１５の下に移動できなか
った場合には、ＣＰＵ２１はエラー動作に移り、キャリ
ッジ動作エラーに対応するコード信号をステータスとし
て上記インターフェース回路２４より外部周辺機器１に
送信するようになっている。

【００７５】一方、白シェーディングデータの読み取り
が終わると、蛍光灯ランプ２２３が点灯されたままの状
態で、第１キャリッジ２２１が原稿台ガラス２２０の下
まで移動され、停止される。

【００７６】これにより、スキャナ４１は、外部周辺機
器１からのＶＳＹＮＣコマンド待ちの状態となる。

【００７７】この状態で、ＣＰＵ２１が、上記外部周辺
機器１からのＶＳＹＮＣコマンドを上記インターフェー
ス回路２４を介して受信すると、原稿ＯＧの読み取り走
査が開始される。

【００７８】すなわち、ＣＰＵ２１により上記Ｉ／Ｏ２
８に対して指示が与えられ、モータ２およびエンコーダ
３によって上記第１，第２キャリッジ２２１，２２２の
駆動が制御される。

【００７９】この場合、すでに設定されている倍率に応
じた回転数に達すると、第１，第２キャリッジ２２１，
２２２は定速動作に切り換えられ、所定の速度で原稿台
ガラス２２０の下を移動される。

【００８０】第１，第２キャリッジ２２１，２２２が定
速で原稿ＯＧを走査する間、ＣＣＤラインセンサ５は、
上記画像信号制御回路３０からの水平同期信号（ＣＣＤ
ラインセンサを駆動させるための光蓄積時間）によって
制御され、結像された光信号をアナログ画像信号に変換
して上記アナログ信号処理回路１０に送るようになって
いる。

【００８１】上記アナログ画像信号は、上記アナログ信
号処理回路１０によりゲイン増幅やＡ／Ｄ変換などの処
理が施された後、デジタル画像データとして上記シェー
ディング補正回路２２に送られる。

【００８２】そして、このシェーディング補正回路２２
にて、前記黒シェーディングデータおよび白シェーディ
ングデータによるシェーディング歪の補正が行われる。

【００８３】シェーディング歪の補正されたデジタル画
像データは、上記各種画像処理回路２３にてすでに設定
されているγ補正やエッジ強調などの画像処理が行わ
れ、原画像の再現性が確保される。

【００８４】すなわち、ＣＣＤラインセンサ５で読み取
った画像データを外部周辺機器１で再現する、つまりプ
リンタ４３で画像形成する際に、原画像に近い再生画の
出力が可能とされる。

【００８５】こうした処理の施された画像データは、上
記インターフェース回路２４を介して上記外部周辺機器
１に出力され、たとえばプリンタ４３による前述した画
像形成動作に供される。

【００８６】原稿ＯＧの読み取り領域について、ＣＣＤ
ラインセンサ５の長手方向に対する主走査方向の動作
と、キャリッジ２２１，２２２の移動方向に対する副走
査方向の動作とを同時に実行することで、原稿ＯＧ上の
画像情報を連続的に読み取ることができる。

【００８７】さて、原稿ＯＧの読み取りが終了すると、
ＣＰＵ２１により上記Ｉ／Ｏ２８に対して指示が与えら
れ、モータ２およびエンコーダ３によって上記第１，第
２キャリッジ２２１，２２２の駆動が制御される。

【００８８】この場合、上記第１，第２キャリッジ２２
１，２２２が読み取りとは逆の方向に高速度で移動さ
れ、初期位置に復帰される。

【００８９】そして、初期位置への復帰により、ＣＰＵ
２１により上記Ｉ／Ｏ２８に対して停止の指示が与えら
れ、上記第１，第２キャリッジ２２１，２２２の駆動が
停止される。

【００９０】すなわち、ＣＰＵ２１が、上記外部周辺機
器１からの読み取り終了コマンドを上記インターフェー
ス回路２４を介して受信すると、上記第１キャリッジ２
２１が白基準板２１５の近辺で停止される。

【００９１】また、ＣＰＵ２１により上記Ｉ／Ｏ２９に
対して指示が与えられ、上記蛍光灯ランプ２２３が消灯
される。

【００９２】そして、外部周辺機器１からの次のコマン
ド受信状態とされることにより、スキャナ４１はレディ
（新たな指示待ち）の状態となる。

【００９３】なお、連続した読み取り動作に移る場合に
は、上記第１，第２キャリッジ２２１，２２２が初期位
置に復帰された状態で、引き続き外部周辺機器１からの
ＶＳＹＮＣコマンド待ちの状態となり、ＣＰＵ２１がＶ
ＳＹＮＣコマンドを再受信することによって、上述した
動作が繰り返される。

【００９４】図３は、上記した画像信号制御回路３０の
概略構成を示すものである。

【００９５】すなわち、この画像信号制御回路３０は、
バッファ３０ａ，３０ｂ，３０ｃ、各種タイミング発生
回路３０ｄ、およびデコーダ回路３０ｅによって構成さ
れている。

【００９６】バッファ３０ａは、上記アナログ信号処理
回路１０内のＡ／Ｄ変換器（図４の１２）からの出力信
号を、上記画像読取制御部２０内のシェーディング補正
回路２２、およびクランプ回路（図４の１１ａ）の微調
整を行う直流信号成分演算・除去回路（図示せず）に出
力するためのものである。

【００９７】バッファ３０ｂは、上記アナログ信号処理
回路１０内のＡ／Ｄ変換器からの出力信号を、図示せぬ
ピーク検出回路を介して、上記画像読取制御部２０内の
ＣＰＵ２１などの外部制御回路に出力するためのもので
ある。

【００９８】バッファ３０ｃは、上記ＣＰＵ２１などの
外部制御回路からのモード設定信号などを、上記アナロ
グ信号処理回路１０内に導くためのもので、その信号の
一部を、アナログ信号処理回路１０内のコントロールレ
ジスタＣＣＲ（後述する）に書き込むようになってい
る。

【００９９】上記画像読取制御部２０内のＣＰＵ２１な
どの外部制御回路では、上記バッファ３０ｃを介して、
Ａ／Ｄ変換処理前のアナログ画像信号、Ａ／Ｄ変換処理
後のアナログ画像信号、メモリ（図４の１３ｂ，１３
ｄ）内の格納データやアナログ信号処理回路１０の状態
信号などをサンプリングするようにすれば、アナログ信
号処理回路１０内のデータや状態を確認することもでき
る。

【０１００】各種タイミング発生回路３０ｄは、上記Ｃ
ＣＤラインセンサ５を駆動するための水平同期信号や、
アナログ信号処理回路１０の動作を制御するためのタイ
ミング信号などを発生するものである。

【０１０１】デコーダ回路３０ｅは、上記ＣＰＵ２１な
どからのアドレス信号、書き込み信号ＷＴまたは読み込
み信号ＲＤを入力し、上記バッファ３０ｂ，３０ｃの入
出力の制御信号を生成するものである。

【０１０２】図４は、上記したアナログ信号処理回路１
０の概略構成を示すものである。

【０１０３】このアナログ信号処理回路１０は、ＣＣＤ
ラインセンサ５で読み取った信号を各光電変換素子の特
性に合せて補正し、しかもデジタル信号化して出力する
もので、画像処理用ＬＳＩとして置き換えることができ
る集積回路装置である。

【０１０４】アナログ信号処理回路１０は、さらに詳し
くは、ＣＣＤラインセンサ５からの出力をアナログ処理
するためのアナログ処理回路１１と、このアナログ処理
回路１１からの出力をデジタル信号に変換するＡ／Ｄ変
換器１２と、このＡ／Ｄ変換器１２から出力される各光
電変換素子の信号に対応する基準レベルを記憶している
記憶器１３と、この記憶器１３のレベルにしたがって上
記Ａ／Ｄ変換器１２の各出力信号を補正する画像信号処
理回路１４とを備えて構成されている。

【０１０５】アナログ処理回路１１は、さらに詳しく
は、ＣＣＤラインセンサ５からの出力５ｈを受けてこれ
をクランプするクランプ回路１１ａと、このクランプ回
路１１ａの出力１５ａをサンプルホールドしてＡ／Ｄ変
換器１２に向けてアナログ出力１５ｂを出力するサンプ
ルホールド回路１１ｂとを備えている。

【０１０６】記憶器１３は、第１キャリッジ２２１の蛍
光灯ランプ（光源）２２３を消灯したときのセンサ出力
（詳しくは、そのときのＡ／Ｄ変換器１２の出力１５
ｃ）より基準黒レベルを発生し（複数回の主走査を行っ
て各回の出力１５ｃを各ビットごとに平均したものを求
め）、これをメモリ１３ｂに格納する基準黒レベル発生
回路１３ａと、第１キャリッジ２２１の蛍光灯ランプ２
２３を点灯させ、原稿ＯＧの代りに白基準板２１５を読
み取ったときのＣＣＤラインセンサ５の各素子の出力５
ｈより上記黒レベルの場合と同様にして基準白レベルを
発生し（ただし、黒レベルとの差を求め）、これをメモ
リ１３ｄに格納する基準白レベル発生回路１３ｃとを備
えている。

【０１０７】一方、アナログ信号処理回路１０は、制御
信号処理回路１６を備えている。

【０１０８】そして、このアナログ信号処理回路１０
は、アナログ処理回路１１、Ａ／Ｄ変換器１２、記憶器
１３、画像信号処理回路１４、および制御信号処理回路
１６のすべてが１チップの回路素子として組み込まれ、
樹脂によりモールドされた構成となっている。

【０１０９】また、上記出力１５ａ，１５ｂ，１５ｃ、
およびメモリ１３ｄの出力１５ｄ、またはメモリ１３ｂ
の出力１５ｅの各ラインには、それぞれの出力信号を分
岐して取り出すための出力端子（図示していない）が設
けられている。

【０１１０】この出力端子は、アナログ信号処理回路１
０の図示しないモールドの外部の端子電極にそれぞれ個
々に接続されており、必要に応じて各端子からの所望の
信号を外部に取り出すことができるようになっている。
これらの端子出力は、主に各回路要素の動作のチェック
用として使用される。

【０１１１】なお、図中の出力１５ｆは、画像信号処理
回路１４により補正，正規化されて前記画像信号制御回
路３０のバッファ３０ａに送り出される画像データであ
り、入力１５ｇは、前記画像信号制御回路３０のバッフ
ァ３０ｃから導かれる信号、出力１５ｈは、同じく前記
画像信号制御回路３０のバッファ３０ｂに送り出される
信号である。

【０１１２】ここで、アナログ信号処理回路１０の回路
構成について具体的に説明する。

【０１１３】上記基準黒レベル発生回路１３ａは加算器
を有し、この加算器によって高速フラッシュＡ／Ｄ変換
器１２の出力１５ｃとメモリ１３ｂの読み出しデータと
を加算し、その和をメモリ１３ｂの書き込みデータとす
るものである。

【０１１４】そして、この操作を複数主走査回数分行う
ことにより、黒レベルの複数回加算による平均を得、そ
の結果（基準黒レベルデータ１５ｅ）をメモリ１３ｂに
格納するようになっている。

【０１１５】上記基準白レベル発生回路１３ｃは、引算
器と加算器とを有する。引算器は、基準白レベルの素デ
ータであるＡ／Ｄ変換器１２の出力１５ｃからメモリ１
３ｂの読み出しデータ（基準黒レベルデータ１５ｅ）を
差引き、加算器は、その差データとメモリ１３ｄの読み
出しデータとを加算し、その和をメモリ１３ｄに書き込
むものである。

【０１１６】そして、この操作を複数主走査回数分繰返
すことにより、白レベルの複数回加算による平均白レベ
ルデータ、つまり基準白レベルデータ１５ｄを得、メモ
リ１３ｄに格納するようになっている。

【０１１７】画像信号処理回路１４は引算器と割算器と
を備え、引算器によって、画素データ（Ａ／Ｄ変換器１
２の出力１５ｃ）と基準黒レベルデータ１５ｅとの差を
算出する。また、割算器によって、上記引算器が算出し
た差データを基準白レベルデータ１５ｄで割り、その商
をデータビット倍（たとえば、２５６倍）し、その結果
１５ｆをシェーディング補正回路２２に出力するもので
ある。なお、この割算器はＲＯＭで構成される。

【０１１８】制御信号処理回路１６は、上記画像信号制
御回路３０内のバッファ３０ｃと接続され、この出力と
副走査信号とＣＣＤラインセンサ５の駆動信号５ｉ，５
ｅとにより、コントロールレジスタＣＣＲへのモード設
定、各ブロックへの制御信号の発生、およびメモリアド
レスの発生を行うものである。

【０１１９】図５は、ＣＣＤラインセンサ（光電変換素
子）５の構成例を示すものである。

【０１２０】すなわち、このＣＣＤラインセンサ５は、
中央にフォトダイオードアレイ５₁を有しており、その
両側にそれぞれ蓄積電極５₂ａ，５₂ｂ、シフトゲート
５₃ａ，５₃ｂ、およびＣＣＤアナログシフトレジスタ
５₄ａ，５₄ｂなどが設けられた構成となっている。

【０１２１】上記フォトダイオードアレイ５₁は、中央
部の素子（フォトダイオード）Ｓ１〜Ｓ２５９２が画像
信号用として用いられ、その前後の素子Ｄ１３〜Ｄ６
４，Ｄ６５〜Ｄ９２がダミー用となっている。

【０１２２】画像信号用の素子Ｓ１〜Ｓ２５９２の全長
が、主走査幅に一致するよう、前記結像レンズ２２７な
どの光学系の倍率が定められている。

【０１２３】ダミー用の素子Ｄ１３〜Ｄ６４のうち、素
子Ｄ１３〜Ｄ２９のフォトダイオード受光面にはアルミ
蒸着膜を付けて光を遮断してなり、センサ出力の基準電
圧を作成するためのリファレンスビット（黒基準画素）
となっている。

【０１２４】その他、必要な入出力部、電源などの部分
と配線などを設けることにより、このＣＣＤラインセン
サ５は構成されるものである。

【０１２５】そして、シフトゲート５₃ａ，５₃ｂには
ゲート信号５ｉが印加され、ＣＣＤアナログシフトレジ
スタ５₄ａ，５₄ｂには駆動用のクロック信号５ｅ，５
ｆが、また出力ゲートにはリセット信号５ｇが印加さ
れ、出力端からはＣＣＤラインセンサ５の出力５ｈが取
り出される。

【０１２６】図６は、ＣＣＤラインセンサ５の各部にお
ける信号波形を示すものである。

【０１２７】すなわち、シフトゲート５₃ａ，５₃ｂに
は、同図（ａ）に示すゲート信号５ｉ（この１周期が主
走査周期で、τ_INTが光信号蓄積時間）が加えられる。

【０１２８】ＣＣＤアナログシフトレジスタ５₄ａ，５
₄ｂには、同図（ｂ）および同図（ｃ）に示すように、
これを駆動するためのクロック信号５ｅ，５ｆがそれぞ
れ加えられる。

【０１２９】また、同図（ｄ）に示すリセット信号５ｇ
は、出力ゲートに加えられることによって出力段のフロ
ーティングキャパシタの電圧を初期化し、上記シフトレ
ジスタ５₄ａ，５₄ｂにより転送された画素データにセ
ンサ出力が正しく対応するようにするためのものであ
る。

【０１３０】上記したＣＣＤアナログシフトレジスタ５
₄ａ，５₄ｂのクロック信号５ｅ，５ｆおよびリセット
信号５ｇの各パルスは、図５に示したフォトダイオード
アレイ５₁の各素子に対応して時系列的に割り当てられ
ている。

【０１３１】さらに、同図（ｅ）に示すセンサ出力５ｈ
は出力端より取り出されるもので、ダミー出力のリファ
レンスビット期間における出力電圧（暗時出力電圧）Ｖ
ｙがセンサの暗時の基準電圧となり、各画素データ（有
効出力電圧）は電圧ＶｙよりΔＶｘだけ光電変換素子に
入射する光量に応じて出力される。

【０１３２】図７は、ＣＣＤラインセンサ５のセンサ出
力５ｈの特徴を示すものである。

【０１３３】曲線５１は、蛍光灯ランプ２２３を消して
読取部を暗闇にしたときのセンサ出力５ｈで、基準黒レ
ベルと呼ばれる。

【０１３４】曲線５２は、蛍光灯ランプ２２３を点灯し
て原稿ＯＧの代りに白基準板２１５を読み取ったときの
センサ出力５ｈで、基準白レベルと呼ばれる。

【０１３５】曲線５３は、目的とする出力、つまり蛍光
灯ランプ２２３を点灯し、原稿ＯＧを読み取ったときの
センサ出力５ｈである。

【０１３６】基準黒レベル（曲線５１）および基準白レ
ベル（曲線５２）とも中央付近で下方に弓なりに下がる
傾向を持っているが、これは読取部においては原稿中央
付近が外部からの光のもれを受け易く、ＣＣＤラインセ
ンサ５に入る光量が多くなるためである。この下方弓な
りの歪みを低周波歪みと呼ぶ。

【０１３７】また、基準黒レベル、白レベルとも小さな
凹凸５４を有するが、これは高周波歪みと呼ばれ、ＣＣ
Ｄラインセンサ５の各フォトトランジスタの感度不揃い
や不良ビットにより生じる。

【０１３８】これらの低周波歪みと高周波歪みは、アナ
ログ信号処理回路１０によって検出され、基準黒レベル
をＸ“００”、基準白レベルをＸ“ＦＦ”として、画像
信号５３の補正、正規化が行われるものである。

【０１３９】ここで、上記アナログ信号処理回路１０に
おけるクランプ補正処理、サンプルホールド処理、Ａ／
Ｄ変換処理について簡単に説明する。

【０１４０】たとえば、クランプ回路１１ａでは、図６
または図７に示したＣＣＤラインセンサ５からのセンサ
出力５ｈをもとに電圧（図６のＶｙ）が検出され、基準
電圧Ｖが作成される。

【０１４１】サンプルホールド回路１１ｂでは、クラン
プ回路１１ａの出力１５ａ（これは、波形的にはセンサ
出力５ｈと同じ）をもとにサンプルホールド処理された
出力１５ｂ（図１４）が発生される。

【０１４２】Ａ／Ｄ変換器１２では、サンプルホールド
回路１１ｂの出力１５ｂがＡ／Ｄ変換される。通常、サ
ンプルホールド出力１５ｂの変化（△Ｖｘの変化）は極
めて高速なので、フラッシュタイプのものが用いられ
る。

【０１４３】すなわち、Ａ／Ｄ変換器１２は２５６個の
比較器を備え、各比較器にＶ／２５６，２Ｖ／２５６，
３Ｖ／２５６，……の基準電圧が与えられることによ
り、共通に加えられる入力電圧（出力１５ｂ）とのＨ，
Ｌ結果が出力される。

【０１４４】この２５６個のＨ，Ｌ出力はエンコーダに
加えられ、該エンコーダより入力電圧のデジタル値が出
力される。この型の変換器は、逐次型などに比べて高速
のＡ／Ｄ変換が可能である。

【０１４５】そして、このクランプ、サンプルホール
ド、Ａ／Ｄ変換の手法によれば、１ビット（１フォトダ
イオード）単位での基準黒レベル、白レベルの採取が可
能で、これにより正確な画像信号の補正、正規化を行い
得る。

【０１４６】次に、図８を参照して、基準黒レベル、白
レベルの採取に当っての処理方法について説明する。

【０１４７】図示のように、まず蛍光灯ランプ２２３が
消され、白基準板２１５に当る照明光が「０」にされ
る。

【０１４８】この状態で、アナログブロックのクランプ
回路１１ａ、サンプルホールド回路１１ｂ、およびＡ／
Ｄ変換器１２のオフセット調整、自動補正が行われる。

【０１４９】そして、ＣＣＤラインセンサ５による所定
回数の読取走査が行われ、基準黒レベル発生回路１３ａ
にて黒レベルが生成され、その各ビットの基準黒レベル
がメモリ１３ｂに書き込まれる。

【０１５０】この後、蛍光灯ランプ２２３が点灯され、
ＣＣＤラインセンサ５による白基準板２１５の読み取り
が所定回数だけ行われる。そして、基準白レベル発生回
路１３ｃにて白レベルが生成され、その各ビットの基準
白レベルがメモリ１３ｄに書き込まれる。

【０１５１】その後、原稿ＯＧの読み取りが行われ、メ
モリ１３ｂ，３ｄのデータをもとに、原稿読み取りデー
タの補正、正規化が行われる。

【０１５２】制御信号処理回路１６には、図示しないが
コントロールレジスタＣＣＲが内蔵されており、ＣＰＵ
２１などの外部制御回路が該レジスタＣＣＲにデータを
セットして上記各ステップ６０，６１，……の指定を行
い、これらステップ６０→６１→６２（６３）→６４→
６５（６６）→６７の順で逐次実行させる。

【０１５３】基準黒／白レベルは、複数回の読み取りを
行ってそのセンサ出力の平均をとることにより、より安
定、確実なデータを得ることができる。

【０１５４】また、基準黒／白レベルには高周波歪み５
４が混入するが、これに対しても、上記平均化処理によ
り安定、確実な高周波歪みの検出が可能になり、上記補
正でリニアリティの良い高品質の画像信号を得ることが
できる。

【０１５５】なお、上記したレベル生成処理のステップ
６２，６５では副走査は行わず（原稿送りはせず）、原
稿読み取りステップ６７で副走査を主走査終了ごとに行
い、原稿ＯＧの全面の読み取りを行う。

【０１５６】図９は、正規化処理の要領を示すものであ
る。

【０１５７】正規化処理とは、図でいえば湾曲した黒，
白レベル５１，５２を直線化し、この直線座標で入力画
像信号５３を表わすことに相当する。

【０１５８】図１０は、上記したコントロールレジスタ
ＣＣＲの内容を示すものである。

【０１５９】レジスタＣＣＲのビット０とビット１の内
容Ａ，Ｂにより、各モードが指定され、前記アナログ信
号処理回路１０内の制御信号処理回路１６により各ブロ
ックが制御される。

【０１６０】図１１は、コントロールレジスタＣＣＲの
モード指定テーブルの例を示すものである。

【０１６１】たとえば、ビット０の内容Ａが「０」で、
ビット１の内容Ｂが「０」のとき、動作モードはアナロ
グ部補正モード、同じく、「１，０」のときは基準黒レ
ベル生成モード、同じく「０，１」のときは基準白レベ
ル生成モード、同じく「１，１」のときは画像信号処理
モードとなっている。

【０１６２】図１２は、基準黒レベル生成モードを例
に、モード指定およびモード指定後のアナログ信号処理
回路１０の動作の概要を示すものである。

【０１６３】たとえば、基準黒レベル生成モードに入る
ときは、ＣＰＵ２１などの外部制御回路によりコントロ
ールレジスタＣＣＲに“０，１”が書き込まれる。な
お、この書き込みは、副走査信号が立ち上る前に行われ
る。

【０１６４】すると、制御信号処理回路１６では、ＣＣ
Ｄラインセンサ５の駆動信号５ｉと副走査信号およびコ
ントロールレジスタＣＣＲの内容により、上記駆動信号
５ｉに同期してモード指定フラグがセットされ、基準黒
レベル生成モードが開始される。

【０１６５】これにより、第１回目の主走査では、１主
走査期間Ｈ内の黒レベルデータがメモリ１３ｂに書き込
まれ、次の（第２回目）主走査では、１回目の主走査時
の黒レベルデータがセンサ出力５ｈに同期してメモリ１
３ｂより読み出され、２回目の主走査時の黒レベルデー
タと加算されたその結果がメモリ１３ｂに書き込まれ
る。

【０１６６】この主走査は８回行われ、メモリ１３ｂに
は８回分の基準黒レベルの和（平均値）が書き込まれ
る。

【０１６７】そして、８回分の主走査が終了すると、制
御信号処理回路１６からは割り込みのための出力１５ｈ
が立ち上げられ、ＣＰＵ２１などの外部制御回路に基準
黒レベル生成モードが終了したことが通知される。

【０１６８】基準白レベル生成モードも同様にして実行
されるが、「基準白レベルデータ＝Ａ／Ｄ変換器１２の
出力１５ｃ−メモリ１３ｂから読み出した基準黒レベル
データ」として、この基準白レベルデータがメモリ１３
ｄに書き込まれ、その８回の平均が取られる。

【０１６９】図１３は、画像信号処理モードを例に示す
ものである。

【０１７０】このモードでは、コントロールレジスタＣ
ＣＲに“１，１”が書き込まれ、副走査信号とＣＣＤラ
インセンサ５の駆動信号５ｉの立ち上りでモード指定フ
ラグが立ち上げられ、画像信号処理モードがスタートさ
れる。

【０１７１】この処理モードでは、副走査信号が“１”
である限り、処理が続けられる。

【０１７２】これにより、アナログ信号処理回路１０内
の画像信号処理回路１４では、次の演算によって正規化
が行われる。

【０１７３】１５ｆ＝（（１５ｃ−１５ｅ）／１５ｄ）×２５６ただし、１５ｆ：正規化信号（デジタル画像データ）１５ｃ：Ａ／Ｄ変換器１２の出力１５ｅ：メモリ１３ｂから読み出した基準黒レベルデー
タ１５ｄ：メモリ１３ｄから読み出した基準白レベルデー
タ図１４は、メモリアドレスとＣＣＤラインセンサの駆動
信号との相互関係を示すものである。

【０１７４】すなわち、ＣＣＤラインセンサ５の駆動信
号５ｉ，５ｅによりメモリ１３ｂ，１３ｄのアドレスが
各有効画素ビットごとに対応して割り当てられ、基準黒
レベルデータおよび基準白レベルデータが、各画素ビッ
トに対応するメモリ１３ｂ，１３ｄのアドレスに格納さ
れる。

【０１７５】上記したように、各種の機器に対して汎用
性の高い集積回路装置を組み込むことができるようにし
ている。

【０１７６】すなわち、画像処理に最小限必要で、しか
も各機器に共通する部品を１チップの集積回路に構成
し、かつ、集積回路内部の各主要構成要素の信号を外部
に出力することが可能なＬＳＩを組み込むことができる
ようにしている。これにより、ＬＳＩ自身を汎用性の高
いものとすることができるため、新機種の製造時にかか
るコストの削減が可能となる。したがって、機能的にも
優れた安価なデジタル複写装置を製造し得るものであ
る。

【０１７７】なお、上記実施例においては、ＬＳＩを１
チップ構成とした場合を例に説明したが、これに限ら
ず、たとえば機能的に分割することで２チップ以上で構
成されるＬＳＩを使用することも可能である。

【０１７８】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。

【０１７９】

【発明の効果】以上、詳述したようにこの発明によれ
ば、機器の製造面、設計面におけるコスト高を招くこと
なく、低廉化が可能な画像形成装置を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施例にかかるデジタル複写装置
の概略を示す構成図。

【図２】同じく、制御ボードの構成を示すブロック図。

【図３】同じく、画像信号制御回路の構成を示すブロッ
ク図。

【図４】同じく、アナログ信号処理回路（画像処理用Ｌ
ＳＩ）の概略構成を示すブロック図。

【図５】同じく、ＣＣＤラインセンサの概略を示す構成
図。

【図６】同じく、ＣＣＤラインセンサの信号波形を示す
図。

【図７】同じく、ＣＣＤラインセンサの出力歪みを説明
するために示す図。

【図８】同じく、アナログ信号処理回路の動作の概要を
説明するために示すフローチャート。

【図９】同じく、正規化処理について説明するために示
す図。

【図１０】同じく、レジスタの内容を説明するために示
す図。

【図１１】同じく、モード指定テーブルの例を示す図。

【図１２】同じく、モード指定後の動作を説明するため
に示すタイミングチャート。

【図１３】同じく、画像信号処理モードの動作を説明す
るために示すタイミングチャート。

【図１４】同じく、メモリアドレスと駆動信号との関係
を説明するために示すタイミングチャート。

【符号の説明】

１…外部周辺機器、５…ＣＣＤラインセンサ（光電変換
素子）、１０…アナログ信号処理回路（画像処理用ＬＳ
Ｉ）、１１…アナログ処理回路、１１ａ…クランプ回
路、１１ｂ……サンプルホールド回路、１２…Ａ／Ｄ変
換器、１３…記憶器、１３ａ…基準黒レベル発生回路、
１３ｂ…黒シェーディングメモリ、１３ｃ…基準白レベ
ル発生回路、１３ｄ…白シェーディングメモリ、１４…
画像信号処理回路、１６…制御信号処理回路、２０…画
像読取制御部、２１…ＣＰＵ、２２…シェーディング補
正回路、３０…画像信号制御回路、４１…スキャナ、４
３…プリンタ、２１５…白基準板、２２０…原稿台ガラ
ス、２２１…第１キャリッジ、２２２…第２キャリッ
ジ、２２３…蛍光灯ランプ（光源）、２２４，２２５，
２２６…ミラー、２２９…制御ボード、２３９…画像形
成部、２４０…レーザ光学系、２４１…半導体レーザ発
振器、２４２…多面体回転鏡、２４６…感光体ドラム、
２４７…帯電チャージャ、２４８…現像器、２４９…転
写チャージャ、２５２…カセット、２５７…定着器。

Claims

【特許請求の範囲】

【請求項１】複数の光電変換素子を用いて原稿画像を
読み取り、その光電変換素子からの出力信号にもとづい
て画像形成動作を実行する画像形成装置において、前記光電変換素子からの出力信号を各素子ごとにアナロ
グ電気信号として取り出すアナログ処理手段、このアナ
ログ処理手段からの出力信号をデジタル値に変換するア
ナログ／デジタル変換手段、このアナログ／デジタル変
換手段から出力される前記各素子ごとの基準信号レベル
を記憶してなる記憶手段、この記憶手段の記憶情報にも
とづいて、前記アナログ／デジタル変換手段からの前記
各素子ごとの出力信号を補正する補正手段とを備え、前記アナログ処理手段、アナログ／デジタル変換手段、
記憶手段、および補正手段を１チップの回路素子として
構成し、かつ前記補正手段、記憶手段、アナログ処理手
段の少なくとも１つの出力信号を外部へ取り出すための
出力端子を有した集積回路装置と、この集積回路装置からの補正出力信号に応じて潜像を形
成する潜像形成手段と、この潜像形成手段で形成された潜像を顕像化する現像手
段と、この現像手段で顕像化された現像剤像を被画像形成媒体
上に形成する画像形成手段とを具備したことを特徴とす
る画像形成装置。
【請求項２】原稿を光学的に走査し、前記原稿の画像
に対応する光学像を得る走査手段と、この走査手段の走査により得られる光学像を光電変換す
る光電変換素子と、この光電変換素子の無効画素部の直流電位を基準信号レ
ベルとして検出する検出手段、この検出手段で検出され
た前記基準信号で、前記光電変換素子の有効画素部から
の出力信号をクランプするクランプ手段、このクランプ
手段からの出力信号をサンプルホールドするサンプルホ
ールド手段、このサンプルホールド手段からの出力信号
をアナログ／デジタル変換するアナログ／デジタル変換
手段、このアナログ／デジタル変換手段から出力され、
前記検出手段で検出される、前記光電変換素子の各素子
ごとの基準信号レベルを記憶する記憶手段、およびこの
記憶手段に記憶された前記基準信号にもとづいて、前記
アナログ／デジタル変換手段からの前記光電変換素子の
各素子ごとの出力信号を補正する補正手段を、１チップ
の回路素子として構成し、かつ前記補正手段、記憶手
段、アナログ／デジタル変換手段、サンプルホールド手
段、クランプ手段、および検出手段の少なくとも１つの
出力信号を外部へ取り出すための出力端子を有してなる
集積回路装置と、この集積回路装置からの補正出力信号に応じて潜像を形
成する潜像形成手段と、この潜像形成手段で形成された潜像を顕像化する現像手
段と、この現像手段で顕像化された現像剤像を被画像形成媒体
上に形成する画像形成手段とを具備したことを特徴とす
る画像形成装置。