JPH06103840B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06103840B2 JPH06103840B2 JP60133834A JP13383485A JPH06103840B2 JP H06103840 B2 JPH06103840 B2 JP H06103840B2 JP 60133834 A JP60133834 A JP 60133834A JP 13383485 A JP13383485 A JP 13383485A JP H06103840 B2 JPH06103840 B2 JP H06103840B2
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- fet
- gate
- load
- drain
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Description
【発明の詳細な説明】 〔概要〕 半導体装置による論理回路形式において、ゲート・ドレ
イン間をショットキバリアダイオードで短絡したエンハ
ンスメント型のMESFET（電界効果トランジスタ）を負荷
に、同じくエンハンスメント型のMESFETを駆動に用い、
かつショットキバリアダイオードの特性を負荷FETのゲ
ート特性と同一とすることにより、動作速度が速く、動
作電源電圧の範囲を広く、安定な伝達特性が得られる十
分なマージンを持ち、１種類のしきい値電圧Vthを持つF
ETのみで構成できるため製造プロセスを単純化して製造
歩留りを向上できる半導体集積回路を提供する。
イン間をショットキバリアダイオードで短絡したエンハ
ンスメント型のMESFET（電界効果トランジスタ）を負荷
に、同じくエンハンスメント型のMESFETを駆動に用い、
かつショットキバリアダイオードの特性を負荷FETのゲ
ート特性と同一とすることにより、動作速度が速く、動
作電源電圧の範囲を広く、安定な伝達特性が得られる十
分なマージンを持ち、１種類のしきい値電圧Vthを持つF
ETのみで構成できるため製造プロセスを単純化して製造
歩留りを向上できる半導体集積回路を提供する。
本発明は高速で、動作マージンが大きく、製造歩留りを
向上できる論理回路構成を含む半導体集積回路に関す
る。
向上できる論理回路構成を含む半導体集積回路に関す
る。
近年、高速論理回路にガリウム砒素（GaAs）が実用化さ
れ始めたが、現在GaAsによる論理回路の多くはしきい値
電圧Vthの異なるデプレション型及びエンハンスメント
型MESFET（MEtal-Semiconductor構造のFET）を用いたDC
FL（Direct Coupled FET Logic）によるものか、しきい
値電圧Vthが１種類のデプレション型FETを用いたノーマ
リオン（Normally ON）系のBFL（Buffered FET Logic）
や、SDFL（Schottky Diode FET Logic）等の論理回路と
なっている。
れ始めたが、現在GaAsによる論理回路の多くはしきい値
電圧Vthの異なるデプレション型及びエンハンスメント
型MESFET（MEtal-Semiconductor構造のFET）を用いたDC
FL（Direct Coupled FET Logic）によるものか、しきい
値電圧Vthが１種類のデプレション型FETを用いたノーマ
リオン（Normally ON）系のBFL（Buffered FET Logic）
や、SDFL（Schottky Diode FET Logic）等の論理回路と
なっている。
前者は製造プロセス制御が困難で、後者は消費電力、占
有面積が大きく、集積化に適さないため、改善が要望さ
れている。
有面積が大きく、集積化に適さないため、改善が要望さ
れている。
第２図(1)〜(4)はそれぞれ従来例によるインバータの回
路図である。
路図である。
ここでは、論理回路の基本的な構成単位としてインバー
タについて説明する。
タについて説明する。
Q1は負荷FET、Q2は駆動FET、VDD、VSSは電源電圧、Vin
は入力電圧、Voutは出力電圧、INは入力端子、OUTは出
力端子である。
は入力電圧、Voutは出力電圧、INは入力端子、OUTは出
力端子である。
第２図(1)は２つの異なる型のFETを組合わせたDCFLの回
路図である。
路図である。
図において、負荷FETQ1の２重線を用いたトランジスタ
記号はノーマリオンのデプレション型FETを、駆動FETQ2
の通常のトランジスタ記号はゲートにしきい値電圧Vth
以上の電圧を印加したときにオン状態になるエンハンス
メント型のFETをあらわす。
記号はノーマリオンのデプレション型FETを、駆動FETQ2
の通常のトランジスタ記号はゲートにしきい値電圧Vth
以上の電圧を印加したときにオン状態になるエンハンス
メント型のFETをあらわす。
エンハンスメント型のMESFETの論理振幅は0.7〜0.8Vと
小さく、動作マージンも0.2〜0.25Vと小さいため、しき
い値電圧Vthを精度よく制御する必要があり、そのバラ
ツキは小さく抑えなければならない。
小さく、動作マージンも0.2〜0.25Vと小さいため、しき
い値電圧Vthを精度よく制御する必要があり、そのバラ
ツキは小さく抑えなければならない。
その制御精度はノーマリオン系の回路より厳しい。
第２図(2)は負荷FETQ1、駆動FETQ2をともにエンハンス
メント型のFETのみで構成した例である。
メント型のFETのみで構成した例である。
この場合は、負荷FETQ1のゲートは電源VDDにプルアップ
されているため、ゲート・ソース間電圧Vgsとドレイン
・ソース間電圧Vdsは Vgs＝Vds． となり、FET動作は不安定な領域で行われ、また論理動
作時に流れる電流の変化が大きく、伝達特性が安定しな
い。従ってこの回路の実用化は困難である。
されているため、ゲート・ソース間電圧Vgsとドレイン
・ソース間電圧Vdsは Vgs＝Vds． となり、FET動作は不安定な領域で行われ、また論理動
作時に流れる電流の変化が大きく、伝達特性が安定しな
い。従ってこの回路の実用化は困難である。
第２図(3)はノーマリオン系回路で、BFLの回路図であ
る。
る。
図の左側はインバータ（スィッチング）段、右側はレベ
ルシフト段（バッファ）である。
ルシフト段（バッファ）である。
Q3はレベルシフト段の入力FET、Q4はゲート・ソース間
を短絡した定電流用FET、DLSはレベルシフト用ショット
キバリアダイオードである。
を短絡した定電流用FET、DLSはレベルシフト用ショット
キバリアダイオードである。
この場合、FETはすべてデプレション型に形成する。
電源電圧は、 VDD＝1.2〜1.5V、VSS＝1.0〜−1.5V. とする。
レベルシフト段においては、ダイオードDLSのビルトイ
ン電圧だけレベルがシフトして出力される。
ン電圧だけレベルがシフトして出力される。
第２図(4)はノーマリオン系回路で、SDFLの回路図であ
る。
る。
この場合も、FETはすべてデプレション型に形成する。
図において、入力された信号はダイオードDLSによりレ
ベルシフトされて、次段のインバータに入る。
ベルシフトされて、次段のインバータに入る。
第２図(3)、(4)のノーマリオン系回路では、FETのしき
い値電圧Vthは１種類であるので、デプレション型とエ
ンハンスメント型の組合わせよりなるDCFLより特性を制
御しやすいが、前記のように集積化には不適である。
い値電圧Vthは１種類であるので、デプレション型とエ
ンハンスメント型の組合わせよりなるDCFLより特性を制
御しやすいが、前記のように集積化には不適である。
以上の従来の諸例は、 (1)高速動作が可能、 (2)伝達特性が安定、 (3)製造プロセス制御が容易、 (4)消費電力、占有面積を小さくして高集積化が可能 以上の諸条件のすべてを充たすことはできなかった。
上記問題点は本発明により、ゲートに入力信号の与えら
れるMESFETからなるエンハンスメント型駆動トランジス
タのドレインはMESFETからなるエンハンスメント型負荷
トランジスタのソース電極と共に出力端子に接続され、
負荷トランジスタのドレインと駆動トランジスタのソー
ス間に電源電圧が与えられ、かつ負荷トランジスタのド
レインとゲート間に負荷トランジスタのゲート特性と略
同一の特性を有するショットキバリアダイオードがドレ
インよりゲートへの導通方向で接続されることを特徴と
する半導体集積回路によって解決される。
れるMESFETからなるエンハンスメント型駆動トランジス
タのドレインはMESFETからなるエンハンスメント型負荷
トランジスタのソース電極と共に出力端子に接続され、
負荷トランジスタのドレインと駆動トランジスタのソー
ス間に電源電圧が与えられ、かつ負荷トランジスタのド
レインとゲート間に負荷トランジスタのゲート特性と略
同一の特性を有するショットキバリアダイオードがドレ
インよりゲートへの導通方向で接続されることを特徴と
する半導体集積回路によって解決される。
本発明による論理回路では、負荷FETQ1、駆動FETQ2はと
もにエンハンスメント型のFETを用い、負荷FETのゲート
特性と同一の特性を有するショットキバリアダイオード
Ｄを電源VDDと負荷FETQ2のゲートとの間に挿入する。
もにエンハンスメント型のFETを用い、負荷FETのゲート
特性と同一の特性を有するショットキバリアダイオード
Ｄを電源VDDと負荷FETQ2のゲートとの間に挿入する。
このようにすると、挿入されたダイオードとゲート自身
を構成するダイオードが直列に接続され、ちょうど直列
に接続された２個のショットキバリアダイオードが負荷
FETQ1のドレイン・ソース間に接続されたことになるた
め、負荷FETQ1のゲート・ソース間電圧Vgsとドレイン・
ソース間電圧Vdsは Vgs＝（1/2）Vds． となり、FET動作は安定な飽和領域で行われることにな
る。
を構成するダイオードが直列に接続され、ちょうど直列
に接続された２個のショットキバリアダイオードが負荷
FETQ1のドレイン・ソース間に接続されたことになるた
め、負荷FETQ1のゲート・ソース間電圧Vgsとドレイン・
ソース間電圧Vdsは Vgs＝（1/2）Vds． となり、FET動作は安定な飽和領域で行われることにな
る。
また、１種類のFETを用いるため製造は容易であり、か
つショットキバリアダイオードＤは負荷FETQ1に対して
十分小さくしても論理動作に大きく影響しないため、占
有面積の影響は少ないため、高集積化を阻害することは
ない。
つショットキバリアダイオードＤは負荷FETQ1に対して
十分小さくしても論理動作に大きく影響しないため、占
有面積の影響は少ないため、高集積化を阻害することは
ない。
さらに、論理動作に応じて負荷FETQ1のゲートにかかる
電圧が変化し、そのため電源電圧VDDの変動に対して論
理しきい値も変動するため、伝達特性の安定性は第２図
(1)のデプレション型とエンハンスメント型の組合わせ
よりなるDCFLの場合に比べてあまりかわらない。
電圧が変化し、そのため電源電圧VDDの変動に対して論
理しきい値も変動するため、伝達特性の安定性は第２図
(1)のデプレション型とエンハンスメント型の組合わせ
よりなるDCFLの場合に比べてあまりかわらない。
このために、電源電圧VDDを調整して、回路の動作速度
の制御も可能となる。
の制御も可能となる。
また、第２図(1)のデプレション型とエンハンスメント
型の組合わせよりなるDCFLに比べて出力電圧Voutは負荷
FETQ1のゲートに結線されないため、負荷容量は小さく
高速動作に有利で、かつ信号径路を単純化できるという
利点がある。
型の組合わせよりなるDCFLに比べて出力電圧Voutは負荷
FETQ1のゲートに結線されないため、負荷容量は小さく
高速動作に有利で、かつ信号径路を単純化できるという
利点がある。
第１図は本発明によるインバータの回路図である。
図において、Q1は負荷FET、Q2は駆動FET、Ｄは負荷FET
のゲート特性と同一の特性を有するショットキバリアダ
イオード、VDDは電源電圧、Vinは入力電圧、VOUTは出力
電圧、INは入力端子、OUTは出力端子である。
のゲート特性と同一の特性を有するショットキバリアダ
イオード、VDDは電源電圧、Vinは入力電圧、VOUTは出力
電圧、INは入力端子、OUTは出力端子である。
負荷FETQ1、駆動FETQ2はともにエンハンスメント型のFE
Tを用い、ショットキバリアダイオードＤを電源VDDと負
荷FETQ1のゲートとの間に挿入する。
Tを用い、ショットキバリアダイオードＤを電源VDDと負
荷FETQ1のゲートとの間に挿入する。
以上の回路構成を用いたインバータによるゲート回路を
つぎに示す。
つぎに示す。
第３図(1)、(2)はそれぞれ本発明による論理回路の回路
図である。
図である。
第３図(1)は３入力のNOR回路、第３図(2)は２入力のNAN
D回路である。
D回路である。
以上詳細に説明したように本発明によれば、高速動作が
可能、伝達特性が安定、製造プロセスが容易、高集積化
が可能な論理回路構成を有する半導体集積回路が得られ
る。
可能、伝達特性が安定、製造プロセスが容易、高集積化
が可能な論理回路構成を有する半導体集積回路が得られ
る。
第１図は本発明によるインバータの回路図、 第２図(1)〜(4)はそれぞれ従来例によるインバータの回
路図、 第３図(1)、(2)はそれぞれ本発明による論理回路の回路
図である。 図において、 Q1はインバータの負荷FET、 Ｄはショットキバリアダイオード、 Q2はインバータの駆動FET、 Q3はレベルシフト回路の入力FET、 Q4はレベルシフト回路の定電流用FET、 DLSはレベルシフト用ダイオード、 INは入力端子、 OUTは出力端子、 VDD、VSSは電源電圧、 Vinは入力電圧、 VOUTは出力電圧 である。
路図、 第３図(1)、(2)はそれぞれ本発明による論理回路の回路
図である。 図において、 Q1はインバータの負荷FET、 Ｄはショットキバリアダイオード、 Q2はインバータの駆動FET、 Q3はレベルシフト回路の入力FET、 Q4はレベルシフト回路の定電流用FET、 DLSはレベルシフト用ダイオード、 INは入力端子、 OUTは出力端子、 VDD、VSSは電源電圧、 Vinは入力電圧、 VOUTは出力電圧 である。
Claims (1)
- 【請求項１】ゲートに入力信号の与えられるMESFETから
なるエンハンスメント型駆動トランジスタのドレインは
MESFETからなるエンハンスメント型負荷トランジスタの
ソース電極と共に出力端子に接続され、負荷トランジス
タのドレインと駆動トランジスタのソース間に電源電圧
が与えられ、かつ負荷トランジスタのドレインとゲート
間に負荷トランジスタのゲート特性と略同一の特性を有
するショットキバリアダイオードがドレインよりゲート
への導通方向で接続されることを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133834A JPH06103840B2 (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60133834A JPH06103840B2 (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61292413A JPS61292413A (ja) | 1986-12-23 |
| JPH06103840B2 true JPH06103840B2 (ja) | 1994-12-14 |
Family
ID=15114128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60133834A Expired - Fee Related JPH06103840B2 (ja) | 1985-06-19 | 1985-06-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103840B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050104132A1 (en) | 2001-01-23 | 2005-05-19 | Tsutomu Imoto | Semiconductor device and manufacturing method thereof |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5710978A (en) * | 1980-06-24 | 1982-01-20 | Nec Corp | Logic circuit using gaas schottky barrier gate type field effect transistor |
| JPS5726927A (en) * | 1980-07-24 | 1982-02-13 | Nec Corp | Logical circuit using junction gate type field effect transistor |
| JPS5762632A (en) * | 1980-10-02 | 1982-04-15 | Nec Corp | Logical circuit using gate junction type field effect transistor |
| US4713559A (en) * | 1985-04-29 | 1987-12-15 | Honeywell Inc. | Multiple input and multiple output or/and circuit |
-
1985
- 1985-06-19 JP JP60133834A patent/JPH06103840B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61292413A (ja) | 1986-12-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |