JPH06103389A - 二重入力信号加算回路 - Google Patents
二重入力信号加算回路Info
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- JPH06103389A JPH06103389A JP5158524A JP15852493A JPH06103389A JP H06103389 A JPH06103389 A JP H06103389A JP 5158524 A JP5158524 A JP 5158524A JP 15852493 A JP15852493 A JP 15852493A JP H06103389 A JPH06103389 A JP H06103389A
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- Japan
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- differential
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/24—Arrangements for performing computing operations, e.g. operational amplifiers for evaluating logarithmic or exponential functions, e.g. hyperbolic functions
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Abstract
(57)【要約】
【目的】 回路を複数のカスケード式フィルタの要素を
利用する同調可能フィルタ集積回路で利用し、多大なチ
ップ電力を削減すること。 【構成】 二重入力差動信号加算器が、１対の差動入力
信号を対数的に結合し、差動出力を生じさせる。この入
力信号は、相互に作用しないようにその出力がバッファ
される１対の差動増幅器に与えられる。その結果、回路
の相互コンダクタンスが増加する。この回路を複数のカ
スケード接続したフィルタ要素を持つ同調可能フィルタ
のＩＣで用いれば、チップ電力を著しく削減できる。
利用する同調可能フィルタ集積回路で利用し、多大なチ
ップ電力を削減すること。 【構成】 二重入力差動信号加算器が、１対の差動入力
信号を対数的に結合し、差動出力を生じさせる。この入
力信号は、相互に作用しないようにその出力がバッファ
される１対の差動増幅器に与えられる。その結果、回路
の相互コンダクタンスが増加する。この回路を複数のカ
スケード接続したフィルタ要素を持つ同調可能フィルタ
のＩＣで用いれば、チップ電力を著しく削減できる。
Description
【０００１】
【産業上の利用分野】本発明の基本概念は、その電流出
力端子の両端に接続されるコンデンサ付きの１個のギル
バート・セル（アナログ乗算器）から構成される同調可
能ＩＣフィルタに関する。これにより、ギルバート・セ
ルの相互コンダクタンスによって同調させることが可能
なＲ−Ｃフィルタが作成される。この基本概念は１９８
１年２月に刊行された『エレクトロニック・デザイン』
の４４ページに記載されている。この刊行物の内容は、
本明細書で援用する。
力端子の両端に接続されるコンデンサ付きの１個のギル
バート・セル（アナログ乗算器）から構成される同調可
能ＩＣフィルタに関する。これにより、ギルバート・セ
ルの相互コンダクタンスによって同調させることが可能
なＲ−Ｃフィルタが作成される。この基本概念は１９８
１年２月に刊行された『エレクトロニック・デザイン』
の４４ページに記載されている。この刊行物の内容は、
本明細書で援用する。
【０００２】
【従来技術及び発明が解決しようとする課題】この基本
概念が拡張され、同調を連結し単一の制御から操作する
複数のカスケード式同調可能フィルタ要素から構成され
るアナログ・コンピュータ・フィルタが作成された。こ
のフィルタは、複数のカスケード式同調可能段が安定化
を図る増幅器フィードバック要素を組み込む構成へと発
展した。フィードフォワード増幅器要素およびフィード
バック増幅器要素が共通の出力を用いるため、単一の段
が、１つの差動出力と１対の差動入力を表す４つの入力
とを必要とする。したがって、この構成は１つの共通出
力を備えた１対の差動増幅器の構成となる。理論上、増
幅器のこの対は、共通の制御によって変化させることが
可能な同一の相互コンダクタンスを有することになる。
概念が拡張され、同調を連結し単一の制御から操作する
複数のカスケード式同調可能フィルタ要素から構成され
るアナログ・コンピュータ・フィルタが作成された。こ
のフィルタは、複数のカスケード式同調可能段が安定化
を図る増幅器フィードバック要素を組み込む構成へと発
展した。フィードフォワード増幅器要素およびフィード
バック増幅器要素が共通の出力を用いるため、単一の段
が、１つの差動出力と１対の差動入力を表す４つの入力
とを必要とする。したがって、この構成は１つの共通出
力を備えた１対の差動増幅器の構成となる。理論上、増
幅器のこの対は、共通の制御によって変化させることが
可能な同一の相互コンダクタンスを有することになる。
【０００３】図１は、１対の差動増幅器を結合して１つ
の共通出力と１対の差動入力（４つの入力端子）とを提
供する、通常使用されている回路の簡略化した回路図で
ある。この回路は端子１０にプラス（＋）接続され、接
地端子１１にマイナス（−）接続される共通のＶcc電源
から動作する。共通の出力端子１２、１３は、それぞ
れ、テール電流要素１６によって差動動作されるトラン
ジスタ１４、１５のコレクタで与えられる。要素１６の
電流は回路の上部に流れる電流を表すため、ＩTO Ｐと名
付けることにする。定電流源１７、１８は、コレクタ電
流をそれぞれトランジスタ１４、１５に供給する。定電
流源１７、１８のそれぞれは、テール電流要素１６に流
れる電流の２分の１を供給する。したがって、ＩTOＰ＝
Ｉ17＋Ｉ18となる。トランジスタ１４、１５のベース
は、１対の入力段に流れる差動電流を結合する加算ノー
ド２３、２４から成る。ノード２３、２４は、それぞれ
ダイオード１９〜２２の動作によって、Ｖccより低い電
位レベルの３つのダイオードにおいてバイアスされる。
の共通出力と１対の差動入力（４つの入力端子）とを提
供する、通常使用されている回路の簡略化した回路図で
ある。この回路は端子１０にプラス（＋）接続され、接
地端子１１にマイナス（−）接続される共通のＶcc電源
から動作する。共通の出力端子１２、１３は、それぞ
れ、テール電流要素１６によって差動動作されるトラン
ジスタ１４、１５のコレクタで与えられる。要素１６の
電流は回路の上部に流れる電流を表すため、ＩTO Ｐと名
付けることにする。定電流源１７、１８は、コレクタ電
流をそれぞれトランジスタ１４、１５に供給する。定電
流源１７、１８のそれぞれは、テール電流要素１６に流
れる電流の２分の１を供給する。したがって、ＩTOＰ＝
Ｉ17＋Ｉ18となる。トランジスタ１４、１５のベース
は、１対の入力段に流れる差動電流を結合する加算ノー
ド２３、２４から成る。ノード２３、２４は、それぞれ
ダイオード１９〜２２の動作によって、Ｖccより低い電
位レベルの３つのダイオードにおいてバイアスされる。
【０００４】トランジスタ２５、２６は第１の差動入力
段を形成し、そのコレクタのそれぞれがノード２３、２
４に接続される。定電流シンク２７、２８は、それぞれ
Ｉ１を導通し、抵抗２９（ＲＥ）によってエミッタが結
合されているトランジスタ２５、２６をバイアスする。
したがって、トランジスタ２５、２６は、差動動作され
るようにバイアスをかけられる。抵抗２９を分路するコ
ンデンサ３０は、高周波数で、トランジスタ２５、２６
のエミッタを結合する。コンデンサ２９は、与えられた
信号周波数での差動動作を確実にするために機能する。
ショットキ・ダイオード３１、３２は、与えられた信号
によって飽和状態に導かれないように、トランジスタ２
５、２６のそれぞれをクランプする。入力端子３３、３
４は、第１の差動入力段の差動入力を含む。
段を形成し、そのコレクタのそれぞれがノード２３、２
４に接続される。定電流シンク２７、２８は、それぞれ
Ｉ１を導通し、抵抗２９（ＲＥ）によってエミッタが結
合されているトランジスタ２５、２６をバイアスする。
したがって、トランジスタ２５、２６は、差動動作され
るようにバイアスをかけられる。抵抗２９を分路するコ
ンデンサ３０は、高周波数で、トランジスタ２５、２６
のエミッタを結合する。コンデンサ２９は、与えられた
信号周波数での差動動作を確実にするために機能する。
ショットキ・ダイオード３１、３２は、与えられた信号
によって飽和状態に導かれないように、トランジスタ２
５、２６のそれぞれをクランプする。入力端子３３、３
４は、第１の差動入力段の差動入力を含む。
【０００５】静止状態では回路は均衡状態となり、電流
は抵抗２９を流れない。ただし、差動入力が存在する場
合、それは、入力電位差が抵抗２９の両端に生じるよう
に動作電位をシフトさせる。この差動バイアスは、トラ
ンジスタ２５、２６のエミッタに生じる。したがって、
増幅バージョンが、ノード２３、２４においてトランジ
スタ２５、２６のコレクタ間に生じる。
は抵抗２９を流れない。ただし、差動入力が存在する場
合、それは、入力電位差が抵抗２９の両端に生じるよう
に動作電位をシフトさせる。この差動バイアスは、トラ
ンジスタ２５、２６のエミッタに生じる。したがって、
増幅バージョンが、ノード２３、２４においてトランジ
スタ２５、２６のコレクタ間に生じる。
【０００６】入力端子３５、３６は第２の差動入力を具
備し、それぞれトランジスタ３７、３８のベースに接続
する。ショットキ・ダイオード３９、４０は、第２の差
動入力段での飽和を回避するためにトランジスタ３７、
３８をそれぞれクランプする。
備し、それぞれトランジスタ３７、３８のベースに接続
する。ショットキ・ダイオード３９、４０は、第２の差
動入力段での飽和を回避するためにトランジスタ３７、
３８をそれぞれクランプする。
【０００７】定電流シンク４１、４２は、それぞれトラ
ンジスタ３７、３８用のバイアス電流としてＩ１を導通
させる。レジスタ４３は、直流バイアスのためにトラン
ジスタ３６、３７のエミッタを結合し、差動バイアス動
作を確実にする。抵抗４３を分路するコンデンサ４４
は、コンデンサ３０と同様に機能する。この第２の差動
入力段は第１段と同様に動作し、その出力は並列に結合
される。
ンジスタ３７、３８用のバイアス電流としてＩ１を導通
させる。レジスタ４３は、直流バイアスのためにトラン
ジスタ３６、３７のエミッタを結合し、差動バイアス動
作を確実にする。抵抗４３を分路するコンデンサ４４
は、コンデンサ３０と同様に機能する。この第２の差動
入力段は第１段と同様に動作し、その出力は並列に結合
される。
【０００８】Ｉ１がトランジスタ２６、３８だけではな
く、トランジスタ２５、３７にも流れるので、２Ｉ１が
加算ノード２３、２４のそれぞれに流れる。図１の回路
の基本的な全体の相互コンダクタンスは、ｇｍ＝ＩTOＰ
／（２Ｉ１ＲＥ）である。分母の係数２は、ノード２
３、２４用の対数的混合インピーダンスとして機能する
ダイオード２１、２２のそれぞれに２Ｉ１が流れること
に起因する。係数２の存在は、全体的な相互コンダクタ
ンスを効果的に半減する回路構成の機能である。この効
果をＩ１の値を減少させることにより回避できる可能性
があるが、これにより差動入力端子での信号処理機能は
低下し、それは容認されない。
く、トランジスタ２５、３７にも流れるので、２Ｉ１が
加算ノード２３、２４のそれぞれに流れる。図１の回路
の基本的な全体の相互コンダクタンスは、ｇｍ＝ＩTOＰ
／（２Ｉ１ＲＥ）である。分母の係数２は、ノード２
３、２４用の対数的混合インピーダンスとして機能する
ダイオード２１、２２のそれぞれに２Ｉ１が流れること
に起因する。係数２の存在は、全体的な相互コンダクタ
ンスを効果的に半減する回路構成の機能である。この効
果をＩ１の値を減少させることにより回避できる可能性
があるが、これにより差動入力端子での信号処理機能は
低下し、それは容認されない。
【０００９】
【課題を解決するための手段】本発明の目的は、相互コ
ンダクタンスが拡張される結果となる二重入力信号加算
器で加算回路を作成することである。
ンダクタンスが拡張される結果となる二重入力信号加算
器で加算回路を作成することである。
【００１０】この目的は、二重入力段構成における入力
段負荷のそれぞれで１対の加算ダイオードを用いる回路
で達成される。各入力段は１対の電流を加算ダイオード
に供給し、それにより加算ダイオードが加算された電流
に比例して出力段にバイアスをかける。この構成の結
果、回路全体の相互コンダクタンスが２倍になる。
段負荷のそれぞれで１対の加算ダイオードを用いる回路
で達成される。各入力段は１対の電流を加算ダイオード
に供給し、それにより加算ダイオードが加算された電流
に比例して出力段にバイアスをかける。この構成の結
果、回路全体の相互コンダクタンスが２倍になる。
【００１１】
【実施例】本発明の回路図である図２を参照すると、１
対の差動入力信号が加算されて単一の差動出力が作成さ
れている。さまざまな回路構成要素が図１でのように機
能する場合には、同じ参照番号を付してある。主な相違
点の１つは、出力段の入力加算端子を表す回路ノード２
３、２４が、これらの２つの入力段が図１でのように直
接接続されるのではなく、結合されているノードから成
るという点である。図２では、２つの入力段の加算は１
対のエミッタフォロワ・バッファによって達成される。
したがって、出力段に共通に結合される一方、両方の入
力段への直接的な接続はない。
対の差動入力信号が加算されて単一の差動出力が作成さ
れている。さまざまな回路構成要素が図１でのように機
能する場合には、同じ参照番号を付してある。主な相違
点の１つは、出力段の入力加算端子を表す回路ノード２
３、２４が、これらの２つの入力段が図１でのように直
接接続されるのではなく、結合されているノードから成
るという点である。図２では、２つの入力段の加算は１
対のエミッタフォロワ・バッファによって達成される。
したがって、出力段に共通に結合される一方、両方の入
力段への直接的な接続はない。
【００１２】エミッタフォロワ・トランジスタ４４は、
トランジスタ３７のコレクタをノード２３に結合し、ノ
ード２３はトランジスタ２５のコレクタに直接接続され
る。したがって、Ｉ１はノード２３からトランジスタ２
５に流れる。Ｉ１の第２の量はダイオード２１を通って
トランジスタ３７に流れる。その結果、トランジスタ４
４は、所望の結合を行いつつ、ノード２３からトランジ
スタ３７をバッファする。
トランジスタ３７のコレクタをノード２３に結合し、ノ
ード２３はトランジスタ２５のコレクタに直接接続され
る。したがって、Ｉ１はノード２３からトランジスタ２
５に流れる。Ｉ１の第２の量はダイオード２１を通って
トランジスタ３７に流れる。その結果、トランジスタ４
４は、所望の結合を行いつつ、ノード２３からトランジ
スタ３７をバッファする。
【００１３】同様に、トランジスタ４５は、所望の結合
を行いつつ、ノード２４からトランジスタ３８をバッフ
ァする。Ｉ１はノード２４からトランジスタ２６に流れ
る。同様の量のＩ１がダイオード２２を通ってトランジ
スタ３８に流れる。ダイオード１９が４Ｉ１を通すこと
が分かる。また、ノード２３、２４は両方とも、図１の
回路と同様に、ＶCCより低い３つのダイオードの電位で
動作することにも注目すべきである。
を行いつつ、ノード２４からトランジスタ３８をバッフ
ァする。Ｉ１はノード２４からトランジスタ２６に流れ
る。同様の量のＩ１がダイオード２２を通ってトランジ
スタ３８に流れる。ダイオード１９が４Ｉ１を通すこと
が分かる。また、ノード２３、２４は両方とも、図１の
回路と同様に、ＶCCより低い３つのダイオードの電位で
動作することにも注目すべきである。
【００１４】トランジスタ４４、４５のバッファ作用の
結果、ノード２３、２４は２つの入力段に共通して接続
されない。回路の相互コンダクタンスは、ｇｍ＝ＩTOＰ
／Ｉ１＊ＲＥである。相互コンダクタンスが図１の回路
の相互コンダクタンスの２倍であることに注目する。こ
れは画期的とはいえないものの重要な改善である。提案
されたように、集積回路を利用する同調可能フィルタへ
の応用では、フィルタは多数のカスケード式のフィルタ
段を利用することができる。たとえば、典型的な製品で
は、最高８個の図２の回路を単一のチップ上に配置する
ことができる。図１のアプローチを利用する場合には、
図２に示される本発明の相互コンダクタンスと同じ相互
コンダクタンスを達成するのにトランジスタ１４、１５
（つまり、ＴＯＰ）において、２倍の動作電流が必要と
なるだろう。この余分な電力消費は無視できない。
結果、ノード２３、２４は２つの入力段に共通して接続
されない。回路の相互コンダクタンスは、ｇｍ＝ＩTOＰ
／Ｉ１＊ＲＥである。相互コンダクタンスが図１の回路
の相互コンダクタンスの２倍であることに注目する。こ
れは画期的とはいえないものの重要な改善である。提案
されたように、集積回路を利用する同調可能フィルタへ
の応用では、フィルタは多数のカスケード式のフィルタ
段を利用することができる。たとえば、典型的な製品で
は、最高８個の図２の回路を単一のチップ上に配置する
ことができる。図１のアプローチを利用する場合には、
図２に示される本発明の相互コンダクタンスと同じ相互
コンダクタンスを達成するのにトランジスタ１４、１５
（つまり、ＴＯＰ）において、２倍の動作電流が必要と
なるだろう。この余分な電力消費は無視できない。
【００１５】以上で、本発明を説明し、１つの好適な実
施例の詳細を述べた。当業者が以上の説明を読めば、本
発明の趣旨および意図の範囲内での改変および均等は明
かであろう。したがって、本発明の範囲は冒頭の特許請
求の範囲によってのみ限定されるものとする。
施例の詳細を述べた。当業者が以上の説明を読めば、本
発明の趣旨および意図の範囲内での改変および均等は明
かであろう。したがって、本発明の範囲は冒頭の特許請
求の範囲によってのみ限定されるものとする。
【図１】既知の従来の技術の二重差動入力信号加算回路
の回路図である。
の回路図である。
【図２】本発明の回路図である。
Claims (2)
- 【請求項１】 二重入力信号加算器回路であって、 ベースが信号加算ノードから成る１対の差動動作トラン
ジスタを含む出力段と、 コレクタが前記加算ノードに接続され、ベースが第１の
差動信号入力を提供する１対の差動動作トランジスタを
含む第１の入力段と、 それぞれが入力と出力とを有し、バッファ出力が前記加
算ノードに接続された１対のエミッタフォロワ・バッフ
ァと、 ベースが第２の差動信号入力から成る１対の差動動作ト
ランジスタを含む第２の入力段と、 前記第２の入力段のコレクタを前記１対のエミッタフォ
ロワ・バッファの前記入力に結合する手段と、 から成る二重入力信号加算回路。 - 【請求項２】 ダイオードが前記エミッタフォロワ・バ
ッファのそれぞれに接続されることにより、前記信号加
算が対数的に動作する請求項１記載の二重入力信号加算
器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/926,594 US5357155A (en) | 1992-08-07 | 1992-08-07 | Dual input signal summer circuit |
| US926594 | 1992-08-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103389A true JPH06103389A (ja) | 1994-04-15 |
Family
ID=25453411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5158524A Pending JPH06103389A (ja) | 1992-08-07 | 1993-06-29 | 二重入力信号加算回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5357155A (ja) |
| EP (1) | EP0582365A1 (ja) |
| JP (1) | JPH06103389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123635A1 (ja) * | 2005-05-18 | 2006-11-23 | Rohm Co., Ltd. | 演算処理回路装置及びディスク装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717350A (en) * | 1994-11-09 | 1998-02-10 | Micro Linear Corporation | Degenerated differential pair waveform builder |
| US5913181A (en) * | 1995-06-30 | 1999-06-15 | Dallas Semiconductor Corp. | Circuit for providing a switch signal to trigger changer in a digital potentiometer |
| WO1997049178A1 (en) * | 1996-06-21 | 1997-12-24 | Philips Electronics N.V. | Variable-gain amplifier with pseudo-logarithmic gain control |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4429416A (en) * | 1982-03-26 | 1984-01-31 | National Semiconductor Corporation | Multistage cascade/cascode limiting IF amplifier and meter circuit |
| US4442549A (en) * | 1982-05-27 | 1984-04-10 | Motorola, Inc. | Meter drive circuit |
| US4546275A (en) * | 1983-06-02 | 1985-10-08 | Georgia Tech Research Institute | Quarter-square analog four-quadrant multiplier using MOS integrated circuit technology |
| JP2643516B2 (ja) * | 1990-02-01 | 1997-08-20 | 日本電気株式会社 | 対数増幅回路 |
-
1992
- 1992-08-07 US US07/926,594 patent/US5357155A/en not_active Expired - Lifetime
-
1993
- 1993-03-26 EP EP93302344A patent/EP0582365A1/en not_active Withdrawn
- 1993-06-29 JP JP5158524A patent/JPH06103389A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006123635A1 (ja) * | 2005-05-18 | 2006-11-23 | Rohm Co., Ltd. | 演算処理回路装置及びディスク装置 |
| US7791989B2 (en) | 2005-05-18 | 2010-09-07 | Rohm Co., Ltd. | Arithmetic processing circuit unit and disc device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5357155A (en) | 1994-10-18 |
| EP0582365A1 (en) | 1994-02-09 |
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