JPH059817B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は情報処理装置に関し、特に、フエツチ
処理を要する情報所装置において、その処理速度
の高速化を図つたものである。

一般に、インタプリンタ式の情報処理装置にお
いては、第１図に示すように、制御部１と主記憶
部２との間で共通信号線としての共通バス３を介
して命令およびデータの転送を行つており、従つ
て、命令およびデータのアクセスを同時に行うこ
とはできない。そこで、制御部１内には、主記憶
部２から読出した命令を解読して実行する命令実
行手段としての命令解読／実行部４と共通バス３
との間にバスインタフエース５を設け、命令およ
びデータの流れを制御している。

従来は、そのバスインタフエース５には第２図
示のフエツチ制御部６を設けてフエツチを行つて
いた。フエツチ制御部６としては、例えば、Ｒ−
Ｓ型のフリツプフロツプFFを用い、命令解読／
実行部４と接続する端子Ｓおよび共通バス３と接
続する端子Ｒには、それぞれ、フエツチ指令信号
FCおよびフエツチ完了信号FEが供給されるよう
にする。また、端子Ｑはフエツチ要求信号FRを
出力し、この信号FRを共通バス３と命令解読／
実行部４とに供給する。

すなわち、命令解読／実行部４から信号FCを
供給されたフエツチ制御部６は信号FRを共通バ
ス３に出力し、共通バス３が使用可能となるまで
待合せる。共通バス３が使用可能となつた時点
で、フエツチ制御部６はフエツチを開始し、主記
憶部２から命令Ｉを読出し、共通バス３を介して
その命令Ｉを命令レジスタ７に格納する。その格
納が終了すると、フエツチ制御部６は共通バス３
から供給される信号FEによつて信号FRを滅勢
し、制御部１はフエツチを終了する。そして、命
令レジスタ７に格納された命令Ｉは命令解読／実
行部４から供給される命令読出し信号IRに応じ
て、命令解読／実行部４に転送される。

このようなバスインタフエース５を設けた従来
装置においては、第３図示の処理手順に従つて命
令処理を行つていた。命令Ｉをフエツチする前
に、まずステツプS1にて他の割込みがあるか否
かを判定する。そこで否定判定であれば直ちにス
テツプ３に進み、一方背定判定であればステツプ
S2に進んでその割込みを処理した後にステツプ
S3に移行する。ステツプS3およびS4では上述の
フエツチ処理を行う。フエツチが終了するとステ
ツプS5に進み、フエツチされた命令Ｉを解読し
てそれぞれの命令に応じて分岐し、ステツプS6
にてそれぞれの命令に応じた処理が行われる。

すなわち、このような処理手順においては、命
令によつてはその処理中にデータのバスアクセス
が発生するために、フエツチ処理と命令処理とを
完全に分離し、以てフエツチ処理が命令処理に影
響を与えないようにしている。さらに、ステツプ
S4にてフエツチ処理中か否かを命令解読の前に
判定することによつて、フエツチが確実に終了し
てから命令解読を行うようにし、以て誤つた命令
処理の手順に移行するのを防止している。

しかしながら、このような処理手順においては
処理時間が長くなる問題点があり、かかる問題点
が情報処理装置の処理速度を著しく低下させるも
のであつた。

そこで、従来は上述の処理手順の他に、内部演
算のみを行い、バスアクセスを行わない命令を処
理する場合には、その命令と次の命令のフエツチ
とを並列に処理し、フエツチ時の共通バス３のア
クセス時間を見かけ上無視できるようにし、以て
処理速度の高速化を図る第４図示の処理手順も採
用されている。

第４図において、ステツプS1ないしS3の処理
は、装置が起動した直後の手順であり、それらの
ステツプは第３図と同様である。ステツプS3の
フエツチ処理を経てステツプS11に進むと、フエ
ツチが終了したか否かを判定し、否定判定であれ
ばフエツチの終了を待合せる。一方、肯定判定で
あればステツプS12に進み、割込みがあるか否か
を判定する。ここで否定判定であれば直ちにステ
ツプS16に進み、一方肯定判定であれば、まずス
テツプS13にて割込み処理を行う。割込み処理の
終了後にはステツプS14にて割込み処理前の命令
を再フエツチし直し、ステツプS15にてフエツチ
終了を待合せてステツプS16に移行する。

ステツプS16では、フエツチされた命令Ｉを解
読して、それぞれの命令に応じた各ステツプに分
岐する。第４図においては、内部演算のみを行う
命令、例えば乗算命令を処理するステツプS17
と、バスアクセスを伴う命令、例えばストア命令
を処理するステツプS18とを例示する。

ステツプS17においては、乗算命令の実行中は
共通バス３を使用せず、かつ、一般に乗算命令処
理は演算時間が長いので、かかる命令の処理に並
行してフエツチを実行して次の命令の先取りを行
い、ステツプS17の処理を終了した後にステツプ
S11に移行する。また、ステツプS18においては、
ストア命令処理の実行中、この実行時間の大半は
共通バス３を占有するので、かかる命令処理直後
にフエツチを行うようにし、次いでステツプS11
に移行する。

第４図示の処理手順の利点は、乗算命令のよう
に共通バス３をアクセスしない命令を処理する場
合において、その命令の処理と次の命令のフエツ
チ処理とを並行して行うので、フエツチ処理のバ
スアクセス時間を短縮できることにある。

しかしながら、第４図示の処理手順において
は、共通バス３を使用する命令の処理後、すなわ
ちステツプS18の処理後に、ステツプS12におい
て割込みが発生した場合、その割込み処理後に再
び割込み処理直前の命令を再フエツチしているの
で、ステツプS18において行つたフエツチの時間
が無駄となり、第３図示の処理手順による実行時
間と比較して、第４図示の処理手順による実行時
間は逆に遅れることになる。

本発明の目的は、上述の問題点を除去し、フエ
ツチ処理と命令の処理とを並列に実行できる命
令、すなわち共通バスを使用しない命令の処理に
ついては、その命令の実行中に次の命令のフエツ
チを行つて次の命令を先取りし、それ以外の命令
の処理については、その処理中には次の命令の先
取りを行わず、割込み判定後にフエツチを行うよ
うにし、さらに、かかるフエツチとフエツチの完
了判定とをハードウエアで行うことによつて、処
理速度を高めることができるように適切に構成し
た情報処理装置を提供することにある。かかる目
的を達成するために、本発明においては、命令を
記憶する主記憶手段と、データ、アドレス信号、
フエツチ要求信号、フエツチ完了信号および前記
命令を伝達する共通信号線と、プログラムカウン
タにセツトされたアドレスに基づいて前記主記憶
手段から前記共通信号線を介して前記命令を順次
フエツチする命令読出し手段と、該命令読出し手
段にフエツチを指令し、当該フエツチされた命令
の取込み、解読および処理を行う命令実行手段と
を具え、前記命令読出し手段は、前記フエツチ指
令に基いて前記共通信号線に対してフエツチを要
求するフエツチ制御手段と、前記フエツチされた
命令を格納するレジスタと、前記共通信号線から
のフエツチ完了信号によりセツトされ、前記命令
実行手段からの命令読出し終了信号によつてリセ
ツトされるフエツチ完了記憶手段を有し、前記命
令実行手段から命令読出し信号が入力されたとき
に、フエツチ完了状態であれば前記レジスタにフ
エツチされている命令を前記命令実行手段に取込
ませ、フエツチ完了状態でなければ前記命令実行
手段をウエイト状態にするとともに前記命令読出
し信号に基づいて前記フエツチ制御手段にフエツ
チ指令を供給する命令取込み制御手段と、前記命
令実行手段からの割込み処理信号によりプログラ
ムカウンタに割込み処理アドレスをセツトすると
ともに、前記フエツチ完了記憶手段をリセツトす
る手段とを具え、前記命令実行手段は、各命令の
処理後に割込みの有無を判定して、割込みがある
場合には前記命令読出し手段に対し割込み処理信
号を送出した後に命令読出し信号を送出し、割込
みがない場合には前記命令読出し手段に対し命令
読出し信号を送出して、前記レジスタにフエツチ
された命令の取込みを行い、当該取込みが行われ
た命令を解読して該命令の処理中に前記共通信号
線のアクセスが発生しないと判断した場合には、
当該命令の処理に並行して前記命令読出し手段に
対し前記主記憶手段に記憶された次の命令のフエ
ツチを指令するように構成されていることを特徴
とする。

以下、図面を参照して本発明を詳細に説明す
る。

第５図は本発明情報処理装置におけるフエツチ
処理回路の構成の一例を示し、ここで、OC１お
よびOC２はワンシヨツト信号発生回路、FF１お
よびFF２は、それぞれ、フエツチ制御手段およ
び命令取込み制御手段としてのＲ−Ｓ型のフリツ
プフロツプ、OR１およびOR２はオアゲート、
ANDはアンドゲート、およびPCはプログラムカ
ウンタである。

ここで、一般にマイクロプロセツサ形態の命令
実行部はレデイ信号を入力する端子を有してお
り、記憶部および入出力機器の応答速度が低速で
ある場合に次の命令実行を待機し、同期をとるよ
うにしている。すなわち、命令実行部はレデイ信
号の入力によつてレデイ状態となり命令の取込み
を行い、これに対してレデイ信号が入力されない
ときにはウエイト状態となつて命令を取込まない
ようにしている。また、マイクロプログラムを使
用するCPUにおいても、クロツクを止める信号
を発生させることによつて、レデイ信号と同様の
機能を持たせることができる。

本発明においては、かかるレデイ信号を使用し
て、レデイ信号がローレベルのときには命令解
読／実行部４をウエイト状態に置くものとし、一
方、レデイ信号がハイレベルのときには命令解
読／実行部４をレデイ状態に置くものとする。命
令解読／実行部４がオアゲートOR１を介してフ
エツチ指令信号FCをフリツプフロツプFF１の端
子SAに供給すると、フリツプフロツプFF１は端
子QAからハイレベルの信号を出力する。このハ
イレベルの信号をフエツチ要求信号FRとして共
通バス３に供給するとともに命令解読／実行部４
へ送出し、命令解読／実行部４はその信号FRの
ハイレベル期間をフエツチ期間と判断する。

主記憶部２から共通バス３を介して、命令Ｉが
命令レジスタ７に取込まれてフエツチが終了する
と、共通バス３はフリツプフロツプFF１の端子
RAとフリツプフロツプFF２の端子SBとにフエ
ツチ完了信号FEを供給する。この信号FEの入力
により、フリツプフロツプFF１は信号FRを滅勢
し、一方フリツプフロツプFF２は端子QBからハ
イレベルの信号を出力する。この信号をレデイ信
号READYとして命令解読／実行部４に導き、ま
た、反転出力端子の出力信号をアン
ドゲートANDに供給する。

命令解読／実行部４は命令読出し信号IRを付
勢して命令レジスタ７から命令Ｉを取込む準備を
し、このときフエツチがすでに終了して命令解
読／実行部４がレデイ状態にあるときには、命令
Ｉの取込みを開始する。これに対してフエツチが
行われていない場合には、反転出力端子の出
力信号はハイレベルであり、この信号
READYとIRとにより、アンドゲートANDはハ
イレベルの信号を発生する。ワンシヨツト信号発
生回路OC２は、そのハイレベル信号の立上り時
点でワンシヨツト信号を発生し、この信号をオア
ゲートOR１を介してフリツプフロツプFF１に導
くことにより、フエツチ要求信号FRを付勢して
フエツチを行う。

ワンシヨツト信号発生回路OC１は命令読出し
信号IRの滅勢とともにワンシヨツト信号を発生
し、そのワンシヨツト信号をオアゲートOR２を
介してフリツプフロツプFF２の端子RBに導き、
フリツプフロツプFF２は信号READYを滅勢し
て命令解読／実行部４をウエイト状態に置く。

プログラムカウンタPCは主記憶部２に記憶さ
れた命令のアドレスを指定するレジスタであり、
通常動作時には命令読出毎に＋１の加算が行われ
るが、割り込み時および割込みからの復帰時には
命令解読／実行部４からのPCセツト信号PCSに
てゲートが開かれることにより供給されるPCデ
ータ信号PCD（割込み先アドレスまたは割込み前
のアドレス）がセツトされ、次の命令のアドレス
を指定するアドレス信号ADRを共通バス３に出
力する。なお、割込み処理が行われる場合には、
プログラムカウンタPCはその内容（割込み前の
アドレス）を主記憶部２の予め決められた領域
（スタツク）に退避したのち、命令解読／実行部
４からのPCセツト信号PCSにより、その割込み
によつて分岐すべき命令を指示する割込みアドレ
スとしてのPCデータ信号PCDを保持し、割込み
処理終了時には退避した内容を復帰させる処理を
行う。これらの処理は割込み処理として周知の内
容である。

このPCセツト信号PCSはオアゲートOR２を介
してフリツプフロツプFF２の端子RBにも供給さ
れる。この信号PCSにより反転出力端子の出
力する信号が付勢される。これにより、
割込み時および割込みからの復帰時に命令読出し
信号IRが付勢されると、アンドゲートANDはハ
イレベルの信号を出力し、従つてフリツプフロツ
プFF１はセツトされてフエツチ要求信号FRを付
勢することが可能となる。

第６図は第５図示のフエツチ処理回路を備えた
本発明情報処理装置による命令処理手順を示すも
のである。また、第７図はバスアクセス処理の実
行後に割込みがあつた場合の第６図示の命令処理
手順に伴う第５図示のフエツチ処理回路の動作の
タイムチヤートを示す。以下、第５図ないし第７
図に従つて本発明による割込み動作を説明する。

まず、ステツプS29においてバスアクセス処理
が行われているときには、バスアクセス命令のた
めにフエツチ指令信号FCは出力されていない。
このような状態において、ステツプS21にて割込
み有が検出されたとする。この場合にはステツプ
S24に移行してフエツチ要求信号FRがONで有る
か否かによりフエツチ中であるかが判定される。
フエツチ要求信号FRがONで有る場合にはOFF
になるまで待機し、OFFになるとステツプS25に
移行して割込み処理が行われる。第７図の場合、
ステツプS29の処理が行われているのでフエツチ
指令信号FCは出力されておらず、フエツチ要求
信号FRがOFFであるので直ちにステツプS25に
移行する。

このステツプS25の割込み処理においては、割
込み先へ分岐するためにPCセツト信号PCSとPC
データ信号PCDとが出力されて第５図のプログ
ラムカウンタPCに割込み先アドレスがセツトさ
れる。なお、この時、ステツプS28の実行により
フエツチが行われており、フエツチ完了により
READY信号がONとなつている場合には、PCセ
ツト信号PCSによりフリツプフロツプFF２を滅
勢してREADY信号をOFFとする処理が行われる
（但し、第７図の場合には、フエツチが行われて
いないので、READY信号は最初からOFFであ
る）。このようにしてPCデータ信号PCDがプログ
ラムカウンタPCにセツトされると、次にステツ
プS26において命令読出し信号IRが出力され、ア
ンドゲートAND、ワンシヨツト信号発生回路OC
２、オアゲートOR１を介してフエツチ要求信号
FRがONする。このフエツチ要求信号FRがON
される時には、READY信号がOFF（ローレベル）
であるので、命令解読／実行部４はウエイト状態
となつている。

フエツチが完了してフエツチ完了信号FEを受
け取ると、フエツチ要求信号FRがOFFすると共
にREADY信号がONするので、命令解読／実行
部４はレデイ状態となり、第５図の命令レジスタ
７にフエツチされた命令Ｉを取り込み、その命令
を解読して、それぞれの命令に応じた各ステツプ
に分岐する処理を行う。これらの処理の後、命令
読出し信号IRがOFFされると、フリツプフロツ
プFF２が滅勢されて信号がONとなり、
次の命令読出し信号IRの出力に備える状態とな
る。

ステツプS21において割込みがないと判定され
た場合には、ステツプS26に移行し、第５図のプ
ログラムカウンタにセツトされているアドレス
ADRに格納されている命令が同様にしてフエツ
チされる。

なお、ステツプS28の処理にて出力されるフエ
ツチ指令信号FCにより既にフエツチが行われて
いる時には、フエツチ完了信号FEによりフリツ
プフロツプFF２を介してREADY信号がON（ハ
イレベル）とされて命令解読／実行部４がレデイ
状態にあるので、ステツプS21において割込みが
ないと判定された場合には、ステツプS26に移行
して命令読出し信号IRのONによりフエツチされ
た命令Ｉを取り込み、その命令を解読して、それ
ぞれの命令に応じた各ステツプに分岐する処理を
行う。

また、装置の起動直後にはフエツチが行われて
おらず、従つて信号がON（ハイレベル）
であるので、ステツプS26において命令読出し信
号IRによりフエツチ要求信号FRを付勢してフエ
ツチを行い、命令解読／実行部４は命令レジスタ
７に格納された命令Ｉを取込み、その命令を解読
して、それぞれの命令に応じた各ステツプに分岐
する。

以上説明したように、本発明によれば、フエツ
チ処理と命令の処理とを並行に処理できる命令に
ついては、その命令の実行中にフエツチ処理を行
つて次の命令を先取りし、それ以外の命令につい
ては、その命令の処理中には次の命令の先取りを
行わず、割込み判定後にフエツチを行うように
し、また、かかるフエツチとフエツチの完了判定
とをハードウエアで行うようにしたので、命令実
行手段に負担をかけることなく、命令処理を高速
度に行う情報処理装置を実現することができる効
果が得られる。

【図面の簡単な説明】

第１図は一般のインタプリタ方式による情報処
理装置の主要部の構成例を示すブロツク図、第２
図は従来の情報処理装置のフエツチ処理回路を示
すブロツク図、第３図および第４図は従来の情報
処理装置による命令処理手順の２例を示すフロー
チヤート、第５図は本発明情報処理装置のフエツ
チ処理回路の一例を示すブロツク図、第６図はそ
の命令処理手順の一例を示すフローチヤート、第
７図は本発明情報処理装置のフエツチ処理回路の
動作のタイムチヤートである。 １……制御部、２……主記憶部、３……共通バ
ス、４……命令解読／実行部、５……バスインタ
ーフエイス、６……フエツチ制御部、７……命令
レジスタ、FF，FF１，FF２……フリツプフロ
ツプ、OC１，OC２……ワンシヨツト信号発生回
路、PC……プログラムカウンタ、OR１，OR２
……オアゲート、AND……アンドゲート、Ｉ…
…命令、IR……命令読出し信号、PCD……PCデ
ータ信号、PCS……PCセツト信号、ADR……ア
ドレス信号、FC……フエツチ指令信号、FR……
フエツチ要求信号、FE……フエツチ完了信号、
READY……レデイ信号。

Claims (1)

1. 【特許請求の範囲】 １ (a) 命令を記憶する主記憶手段と、 (b) データ、アドレス信号、フエツチ要求信号、
   フエツチ完了信号および前記命令を伝達する共
   通信号線と、 (c) プログラムカウンタにセツトされたアドレス
   に基づいて前記主記憶手段から前記共通信号線
   を介して前記命令を順次フエツチする命令読出
   し手段と、 (d) 該命令読出し手段にフエツチを指令し、当該
   フエツチされた命令の取込み、解読および処理
   を行う命令実行手段とを具え、 (e) 前記命令読出し手段は、 （ｅ−１） 前記フエツチ指令に基いて前記共
   通信号線に対してフエツチを要求するフエツ
   チ制御手段と、 （ｅ−２） 前記フエツチされた命令を格納す
   るレジスタと、 （ｅ−３） 前記共通信号線からのフエツチ完
   了信号によりセツトされ、前記命令実行手段
   からの命令読出し終了信号によつてリセツト
   されるフエツチ完了記憶手段を有し、前記命
   令実行手段から命令読出し信号が入力された
   ときに、フエツチ完了状態であれば前記レジ
   スタにフエツチされている命令を前記命令実
   行手段に取込ませ、フエツチ完了状態でなけ
   れば前記命令実行手段をウエイト状態にする
   とともに前記命令読出し信号に基づいて前記
   フエツチ制御手段にフエツチ指令を供給する
   命令取込み制御手段と、 （ｅ−４） 前記命令実行手段からの割込み処
   理信号によりプログラムカウンタに割込み処
   理アドレスをセツトするとともに、前記フエ
   ツチ完了記憶手段をリセツトする手段、 とを具え、 (f) 前記命令実行手段は、 （ｆ−１） 各命令の処理後に割込みの有無を
   判定して、割込みがある場合には前記命令読
   出し手段に対し割込み処理信号を送出した後
   に命令読出し信号を送出し、割込みがない場
   合には前記命令読出し手段に対し命令読出し
   信号を送出して、前記レジスタにフエツチさ
   れた命令の取込みを行い、 （ｆ−２） 当該取込みが行われた命令を解読
   して該命令の処理中に前記共通信号線のアク
   セスが発生しないと判断した場合には、当該
   命令の処理に並行して前記命令読出し手段に
   対し前記主記憶手段に記憶された次の命令の
   フエツチを指令するように構成されている ことを特徴とする情報処理装置。