JPH0594986A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0594986A JPH0594986A JP25321591A JP25321591A JPH0594986A JP H0594986 A JPH0594986 A JP H0594986A JP 25321591 A JP25321591 A JP 25321591A JP 25321591 A JP25321591 A JP 25321591A JP H0594986 A JPH0594986 A JP H0594986A
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- JP
- Japan
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- wiring
- film
- resistance wiring
- polysilicon
- low resistance
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【構成】 層間絶縁膜２上にポリシリコン膜３を形成
し、フォトエッチング工程により、所望の形状の配線４
を形成する。次に、熱酸化法により、配線４表面にシリ
コン酸化膜５を形成し、フォトエッチング工程により、
低抵抗配線となる領域の上面部分のシリコン酸化膜５を
除去し、減圧ＣＶＤ法により、該上面部にタングステン
又はモリブデン７を堆積する。 【効果】 イオン注入を行わないため、注入イオンの横
方向の拡散を考慮する必要がないため、従来よりデバイ
スの縮小化が図れる。
し、フォトエッチング工程により、所望の形状の配線４
を形成する。次に、熱酸化法により、配線４表面にシリ
コン酸化膜５を形成し、フォトエッチング工程により、
低抵抗配線となる領域の上面部分のシリコン酸化膜５を
除去し、減圧ＣＶＤ法により、該上面部にタングステン
又はモリブデン７を堆積する。 【効果】 イオン注入を行わないため、注入イオンの横
方向の拡散を考慮する必要がないため、従来よりデバイ
スの縮小化が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方
法、特に配線の形成方法に関するものである。
法、特に配線の形成方法に関するものである。
【０００２】
【従来の技術】図２は、一のポリシリコン層から、低抵
抗配線及び高抵抗配線を形成する従来の製造工程を示
す。図２において、１はシリコン基板、２は層間絶縁
膜、３はポリシリコン膜、４はポリシリコン配線、６は
フォトレジスト、９はイオン注入された低抵抗配線、１
０はイオン注入された基板領域を示す。従来、一のポリ
シリコン膜により低抵抗配線及び高抵抗配線を形成する
ために、イオン注入法を用いていた。以下に、図２に基
づいて、従来技術による製造工程を説明する。
抗配線及び高抵抗配線を形成する従来の製造工程を示
す。図２において、１はシリコン基板、２は層間絶縁
膜、３はポリシリコン膜、４はポリシリコン配線、６は
フォトレジスト、９はイオン注入された低抵抗配線、１
０はイオン注入された基板領域を示す。従来、一のポリ
シリコン膜により低抵抗配線及び高抵抗配線を形成する
ために、イオン注入法を用いていた。以下に、図２に基
づいて、従来技術による製造工程を説明する。
【０００３】まず、半導体基板１上に既知の技術によ
り、トランジスタ部（図示せず）を形成した後、層間絶
縁膜２を堆積し、該層間絶縁膜２上にポリシリコン膜３
を堆積する（図２（ａ））。次にフォトリソグラフィ工
程により、所望の形状にパターニングし、エッチングに
より、ポリシリコンによる配線を形成する（図２
（ｂ））。
り、トランジスタ部（図示せず）を形成した後、層間絶
縁膜２を堆積し、該層間絶縁膜２上にポリシリコン膜３
を堆積する（図２（ａ））。次にフォトリソグラフィ工
程により、所望の形状にパターニングし、エッチングに
より、ポリシリコンによる配線を形成する（図２
（ｂ））。
【０００４】次に、レジスト６を塗布し、低抵抗配線と
なる部分が露出するように、フォトリソグラフィによ
り、パターニングを行い、その後、前記露出領域にイオ
ン注入を行う（図２（ｃ））。次に、ポリシリコン中に
注入されたイオン種を活性化するためにアニールを行
い、低抵抗配線９を形成する（図２（ｄ））。
なる部分が露出するように、フォトリソグラフィによ
り、パターニングを行い、その後、前記露出領域にイオ
ン注入を行う（図２（ｃ））。次に、ポリシリコン中に
注入されたイオン種を活性化するためにアニールを行
い、低抵抗配線９を形成する（図２（ｄ））。
【０００５】
【発明が解決しようとする課題】上記に示した様にイオ
ン注入法を用いた場合、層間絶縁膜２が十分厚くないと
図２（ｄ）に示すように、半導体基板１中にもイオン注
入された領域１０が形成される。また、該領域１０がト
ランジスタ部の活性領域に重なる場合には、該トランジ
スタ特性を変動させる可能性が有る。前記トランジスタ
特性の変動を抑制するために層間絶縁膜２の膜厚を注入
したイオンが基板に達しない程度に厚くする必要がある
が、これにより、半導体装置の高集積化のための横方向
縮小に伴う縦方向の縮小が制限されることになる。ま
た、イオン注入後にアニールを行うことは、イオン種の
活性化のために不可避であるが、アニール工程における
熱処理により、イオン種は横方向に拡散する。このた
め、設計上該拡散領域の余裕を確保しなければならない
が、該拡散領域は半導体装置の微細化においては障害と
なる。また、ポリシリコンへのイオン注入により得られ
る低抵抗配線の比抵抗は数百μΩｍもあり微細化によっ
て抵抗は益々大きくなっていくと考えられる。
ン注入法を用いた場合、層間絶縁膜２が十分厚くないと
図２（ｄ）に示すように、半導体基板１中にもイオン注
入された領域１０が形成される。また、該領域１０がト
ランジスタ部の活性領域に重なる場合には、該トランジ
スタ特性を変動させる可能性が有る。前記トランジスタ
特性の変動を抑制するために層間絶縁膜２の膜厚を注入
したイオンが基板に達しない程度に厚くする必要がある
が、これにより、半導体装置の高集積化のための横方向
縮小に伴う縦方向の縮小が制限されることになる。ま
た、イオン注入後にアニールを行うことは、イオン種の
活性化のために不可避であるが、アニール工程における
熱処理により、イオン種は横方向に拡散する。このた
め、設計上該拡散領域の余裕を確保しなければならない
が、該拡散領域は半導体装置の微細化においては障害と
なる。また、ポリシリコンへのイオン注入により得られ
る低抵抗配線の比抵抗は数百μΩｍもあり微細化によっ
て抵抗は益々大きくなっていくと考えられる。
【０００６】本発明は、一のポリシリコン膜から、イオ
ン注入法を用いずに、低抵抗配線と高抵抗配線とを形成
する手段を提供することを目的とする。
ン注入法を用いずに、低抵抗配線と高抵抗配線とを形成
する手段を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一のポリシリコン膜から高抵抗配線及び低抵
抗配線を形成する工程を有する半導体装置の製造方法に
おいて、半導体基板上に形成された層間絶縁膜上にポリ
シリコン膜を形成する工程と、前記一のポリシリコン膜
をフォトエッチング工程によりエッチングして、前記低
抵抗配線及び高抵抗配線となる領域を形成する工程と、
前記領域の上面及び側面にシリコン酸化膜を形成する工
程と、前記低抵抗配線領域となるポリシリコン膜の上部
のシリコン酸化膜のみを除去する工程と、選択ＣＶＤ法
によりタングステン又はモリブデンを前記低抵抗配線領
域となるポリシリコン膜の上面に堆積させる工程とを有
することを特徴とする。
造方法は、一のポリシリコン膜から高抵抗配線及び低抵
抗配線を形成する工程を有する半導体装置の製造方法に
おいて、半導体基板上に形成された層間絶縁膜上にポリ
シリコン膜を形成する工程と、前記一のポリシリコン膜
をフォトエッチング工程によりエッチングして、前記低
抵抗配線及び高抵抗配線となる領域を形成する工程と、
前記領域の上面及び側面にシリコン酸化膜を形成する工
程と、前記低抵抗配線領域となるポリシリコン膜の上部
のシリコン酸化膜のみを除去する工程と、選択ＣＶＤ法
によりタングステン又はモリブデンを前記低抵抗配線領
域となるポリシリコン膜の上面に堆積させる工程とを有
することを特徴とする。
【０００８】
【作用】本発明を用いることにより、低抵抗配線におい
て、ポリシリコンの場合より、低抵抗な配線を得ること
ができ、また、イオン注入法を用いる場合に必要であっ
た、注入イオンの熱処理による横拡散のための余裕を考
慮する必要がない。
て、ポリシリコンの場合より、低抵抗な配線を得ること
ができ、また、イオン注入法を用いる場合に必要であっ
た、注入イオンの熱処理による横拡散のための余裕を考
慮する必要がない。
【０００９】
【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。
説明する。
【００１０】図１は本発明の一実施例の製造工程を示
す。図１において、１はシリコン基板、２は層間絶縁
膜、３はポリシリコン膜、４はポリシリコン配線、５は
シリコン酸化膜、６はフォトレジスト、７はタングステ
ン又はモリブデンを示す。本発明において、一のポリシ
リコン膜３より形成される低抵抗配線と高抵抗配線とに
おいて、低抵抗配線領域上面にのみタングステン又はモ
リブデン７を形成することを特徴とする。
す。図１において、１はシリコン基板、２は層間絶縁
膜、３はポリシリコン膜、４はポリシリコン配線、５は
シリコン酸化膜、６はフォトレジスト、７はタングステ
ン又はモリブデンを示す。本発明において、一のポリシ
リコン膜３より形成される低抵抗配線と高抵抗配線とに
おいて、低抵抗配線領域上面にのみタングステン又はモ
リブデン７を形成することを特徴とする。
【００１１】次に本発明の一実施例の製造工程について
説明する。
説明する。
【００１２】まず、半導体基板１上に既知の技術により
トランジスタ部（図示せず）を形成した後、層間絶縁膜
２を堆積し、その後、減圧ＣＶＤ法によりポリシリコン
膜３を２００Å〜４０００Å堆積する（図１（ａ））。
次に、フォトリソグラフィ工程により、所望の形状にパ
ターニングした後、エッチングにより配線４を形成する
（図１（ｂ））。次に、配線４を形成するポリシリコン
を酸化し、シリコン酸化膜５を形成する。該シリコン酸
化膜５は、最初のポリシリコン膜３の膜厚に依存し、本
実施例においては、５０〜１０００Å程度である（図１
（ｃ））。次に、低抵抗配線となる領域が露出するよう
にフォトリソグフィによりパターニングし（図１
（ｄ））、レジスト６をマスクとしてシリコン酸化膜５
を除去し、ポリシリコン表面を露出させる（図１
（ｅ））。次に、減圧ＣＶＤ法により前記露出したポリ
シリコン表面上にのみ選択的にタングステン膜を３００
〜１０００Å堆積する（図１（ｆ））。上記減圧ＣＶＤ
法は、温度２７０℃、圧力１８ｍＴｏｒｒでＷＦ6 を１
０ｓｃｃｍ，ＳｉＨ4 を８ｓｃｃｍ，Ｈ2 を２０ｓｃｃ
ｍという条件下で行う。また、タングステンの代わり
に、モリブデンの使用も可能である。
トランジスタ部（図示せず）を形成した後、層間絶縁膜
２を堆積し、その後、減圧ＣＶＤ法によりポリシリコン
膜３を２００Å〜４０００Å堆積する（図１（ａ））。
次に、フォトリソグラフィ工程により、所望の形状にパ
ターニングした後、エッチングにより配線４を形成する
（図１（ｂ））。次に、配線４を形成するポリシリコン
を酸化し、シリコン酸化膜５を形成する。該シリコン酸
化膜５は、最初のポリシリコン膜３の膜厚に依存し、本
実施例においては、５０〜１０００Å程度である（図１
（ｃ））。次に、低抵抗配線となる領域が露出するよう
にフォトリソグフィによりパターニングし（図１
（ｄ））、レジスト６をマスクとしてシリコン酸化膜５
を除去し、ポリシリコン表面を露出させる（図１
（ｅ））。次に、減圧ＣＶＤ法により前記露出したポリ
シリコン表面上にのみ選択的にタングステン膜を３００
〜１０００Å堆積する（図１（ｆ））。上記減圧ＣＶＤ
法は、温度２７０℃、圧力１８ｍＴｏｒｒでＷＦ6 を１
０ｓｃｃｍ，ＳｉＨ4 を８ｓｃｃｍ，Ｈ2 を２０ｓｃｃ
ｍという条件下で行う。また、タングステンの代わり
に、モリブデンの使用も可能である。
【００１３】
【発明の効果】以上詳細に説明した様に、本発明を用い
ることにより、イオン注入法を用いることなく、一のポ
リシリコン膜から低抵抗配線及び高抵抗配線を形成する
ことができるため、半導体基板における注入イオンの横
方向の拡散を考慮する必要がない為、従来よりデバイス
の微細化が図れる。
ることにより、イオン注入法を用いることなく、一のポ
リシリコン膜から低抵抗配線及び高抵抗配線を形成する
ことができるため、半導体基板における注入イオンの横
方向の拡散を考慮する必要がない為、従来よりデバイス
の微細化が図れる。
【００１４】また、低抵抗配線としてポリシリコンで形
成されている配線の抵抗を低減することができ、素子の
高速化が図れる。
成されている配線の抵抗を低減することができ、素子の
高速化が図れる。
【図１】本発明の一実施例の製造工程図である。
【図２】従来の配線形成工程図である。
１ シリコン基板 ２ 層間絶縁膜 ３ ポリシリコン膜 ４ ポリシリコン配線 ５ シリコン酸化膜 ６ フォトレジスト ７ タングステン又はモリブデン
Claims (1)
- 【請求項１】 一のポリシリコン膜から高抵抗配線及び
低抵抗配線を形成する工程を有する半導体装置の製造方
法において、 半導体基板上に形成された層間絶縁膜上にポリシリコン
膜をフォトエッチング工程によりエッチングして、前記
低抵抗配線及び高抵抗配線となる領域を形成する工程
と、 前記領域の上面及び側面にシリコン酸化膜を形成する工
程と、 前記低抵抗配線領域となるポリシリコン膜の上部の前記
シリコン酸化膜のみを除去する工程と、 選択ＣＶＤ法によりタングステン又はモリブデンを前記
低抵抗配線領域となるポリシリコン膜の上面に堆積させ
る工程とを有することを特徴とする、半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25321591A JPH0594986A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25321591A JPH0594986A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594986A true JPH0594986A (ja) | 1993-04-16 |
Family
ID=17248165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25321591A Pending JPH0594986A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594986A (ja) |
-
1991
- 1991-10-01 JP JP25321591A patent/JPH0594986A/ja active Pending
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