JPH0594341A - メモリダンプ制御方式 - Google Patents
メモリダンプ制御方式Info
- Publication number
- JPH0594341A JPH0594341A JP3255481A JP25548191A JPH0594341A JP H0594341 A JPH0594341 A JP H0594341A JP 3255481 A JP3255481 A JP 3255481A JP 25548191 A JP25548191 A JP 25548191A JP H0594341 A JPH0594341 A JP H0594341A
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- JP
- Japan
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- bus
- dump
- control
- data
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Abstract
(57)【要約】
【目的】 障害発生時においてもダンブデータの採集が
可能な制御方式を提供する。 【構成】 ダンプバス（９）および制御バス（１０）を
バス切換部（３）を介して主記憶部（２）に接続するこ
とにより、障害発生時において制御バスが凍結した後も
ダンプバスを介してデータ転送を行うように構成した。
可能な制御方式を提供する。 【構成】 ダンプバス（９）および制御バス（１０）を
バス切換部（３）を介して主記憶部（２）に接続するこ
とにより、障害発生時において制御バスが凍結した後も
ダンプバスを介してデータ転送を行うように構成した。
Description
【０００１】
【産業上の利用分野】本発明は、メモリダンプ機能を持
つ情報処理装置におけるメモリダンプ制御方式に関し、
特に障害発生時のダンプデータの収集可能な制御方式に
関するものである。
つ情報処理装置におけるメモリダンプ制御方式に関し、
特に障害発生時のダンプデータの収集可能な制御方式に
関するものである。
【０００２】
【従来の技術】従来のメモリダンプ制御方式としては、
通常データ転送と障害発生時のメモリダンプデータの転
送は同一の制御バスを使用していた。
通常データ転送と障害発生時のメモリダンプデータの転
送は同一の制御バスを使用していた。
【０００３】
【発明が解決しようとする課題】このような従来のメモ
リダンプ制御方式においては、障害の発生によって制御
バスが凍結されてしまった場合、メモリダンプのデータ
転送経路が確保できず、ダンプデータを採集することは
不可能であった。
リダンプ制御方式においては、障害の発生によって制御
バスが凍結されてしまった場合、メモリダンプのデータ
転送経路が確保できず、ダンプデータを採集することは
不可能であった。
【０００４】従って本発明は、上記従来の欠点を除去
し、障害発生時においてもダンプデータの収集が可能な
制御方式を提供することを目的とするものである。
し、障害発生時においてもダンプデータの収集が可能な
制御方式を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明によれば、主記憶
部にバス切換部を介して接続されたダンプバスおよび制
御バスと、この制御バスに接続された少くも１個のコン
ポーネントと、前記ダンプバスに接続されたダンプ制御
部およびダンプ記憶部と、前記ダンプ制御部に接続され
たダンプスイッチとを備え、前記コンポーネントと前記
主記憶部との間で前記制御バスおよびバス切換部を介し
てデータ転送が行われるように構成することにより、障
害発生時に、前記制御バスを切り離し、前記ダンプバス
を介してデータ転送を行うことにより、ダンプデータを
採集することを特徴とするメモリダンプ制御方式が提供
される。
部にバス切換部を介して接続されたダンプバスおよび制
御バスと、この制御バスに接続された少くも１個のコン
ポーネントと、前記ダンプバスに接続されたダンプ制御
部およびダンプ記憶部と、前記ダンプ制御部に接続され
たダンプスイッチとを備え、前記コンポーネントと前記
主記憶部との間で前記制御バスおよびバス切換部を介し
てデータ転送が行われるように構成することにより、障
害発生時に、前記制御バスを切り離し、前記ダンプバス
を介してデータ転送を行うことにより、ダンプデータを
採集することを特徴とするメモリダンプ制御方式が提供
される。
【０００６】前記バス切換部は前記ダンプバスを介する
データ転送を制御するデータ転送制御回路と、前記ダン
プバスからの転送要求コマンドを認識するダンプコマン
ド認識回路と、前記ダンプバスおよび前記制御バスを前
記主記憶部に対して切り換え接続するバス切換回路と、
このバス切換回路を制御する切換制御回路とを備えてい
る。
データ転送を制御するデータ転送制御回路と、前記ダン
プバスからの転送要求コマンドを認識するダンプコマン
ド認識回路と、前記ダンプバスおよび前記制御バスを前
記主記憶部に対して切り換え接続するバス切換回路と、
このバス切換回路を制御する切換制御回路とを備えてい
る。
【０００７】前記ダンプバスはまた、ダンプデータバス
およびダンプ制御信号バスとから構成されており、前記
制御バスはデータバスおよび制御信号バスとから構成さ
れている。
およびダンプ制御信号バスとから構成されており、前記
制御バスはデータバスおよび制御信号バスとから構成さ
れている。
【０００８】
【実施例】以下に図１、図２により本発明の一実施例を
説明する。
説明する。
【０００９】図１は本発明のメモリダンプ制御方式の全
体の構成を示すブロック図で、図２はその要部の構成を
示すブロック図である。
体の構成を示すブロック図で、図２はその要部の構成を
示すブロック図である。
【００１０】本発明の情報処理装置１は、主記憶部２、
バス切換部３、コンポーネント４，５，ダンプ制御部
６、ダンプスイッチ７、ダンプデータ記憶部８と、これ
らが接続されるダンプバス９および制御バス１０とで構
成されている。
バス切換部３、コンポーネント４，５，ダンプ制御部
６、ダンプスイッチ７、ダンプデータ記憶部８と、これ
らが接続されるダンプバス９および制御バス１０とで構
成されている。
【００１１】図２は図１のバス切換部３の構成を示すブ
ロック図で、ダンプバス９はダンプデータバス９−１お
よびダンプ制御信号バス９−２とから構成されており、
制御バス１０はデータバス１０−１および制御信号バス
１０−２とから構成されている。バス切換部３はダンプ
データバス９−１を介するデータ転送を制御するために
ダンプ制御信号バス９−２に接続されたダンプ転送制御
回路１２と、ダンプデータバス９−１からの転送要求コ
マンドを認識するダンプコマンド認識回路１１と、ダン
プデータバス９−１および前記制御バス１０のデータバ
ス１０−１を主記憶部２に対して切り換え接続するバス
切換回路１５と、このバス切換回路１５を制御する切換
制御回路１４と、制御信号バス１０−２に接続された転
送制御回路１３と、バス切換部３内のこれらの回路を制
御するための内部制御回路１６とから構成されている。
ロック図で、ダンプバス９はダンプデータバス９−１お
よびダンプ制御信号バス９−２とから構成されており、
制御バス１０はデータバス１０−１および制御信号バス
１０−２とから構成されている。バス切換部３はダンプ
データバス９−１を介するデータ転送を制御するために
ダンプ制御信号バス９−２に接続されたダンプ転送制御
回路１２と、ダンプデータバス９−１からの転送要求コ
マンドを認識するダンプコマンド認識回路１１と、ダン
プデータバス９−１および前記制御バス１０のデータバ
ス１０−１を主記憶部２に対して切り換え接続するバス
切換回路１５と、このバス切換回路１５を制御する切換
制御回路１４と、制御信号バス１０−２に接続された転
送制御回路１３と、バス切換部３内のこれらの回路を制
御するための内部制御回路１６とから構成されている。
【００１２】次に、上記のような本発明のメモリ・ダン
プ制御方式の動作を説明する。コンポーネント４と主記
憶部２とのデータ転送中に障害が発生した場合、ダンプ
スイッチ７をオンすることにより、ダンプ制御部６から
ダンプバス９にダンプコマンドが出される。このダンプ
コマンドは、ダンプコマンド認識回路１１に送られ、認
識された場合、バス切換要求信号が出力される。バス切
換要求信号は切換制御回路１４に送られ、これにより切
換制御回路１４はバス切換信号が出力される。このバス
切換信号は、バス切換回路１５に送られ、これによりバ
ス切換回路１５は制御バス１０側のデータバス１０−１
からのデータ転送路を切り離し、ダンプバス９側のダン
プデータバス９−１を主記憶部２に接続する。
プ制御方式の動作を説明する。コンポーネント４と主記
憶部２とのデータ転送中に障害が発生した場合、ダンプ
スイッチ７をオンすることにより、ダンプ制御部６から
ダンプバス９にダンプコマンドが出される。このダンプ
コマンドは、ダンプコマンド認識回路１１に送られ、認
識された場合、バス切換要求信号が出力される。バス切
換要求信号は切換制御回路１４に送られ、これにより切
換制御回路１４はバス切換信号が出力される。このバス
切換信号は、バス切換回路１５に送られ、これによりバ
ス切換回路１５は制御バス１０側のデータバス１０−１
からのデータ転送路を切り離し、ダンプバス９側のダン
プデータバス９−１を主記憶部２に接続する。
【００１３】バス切換信号は、内部制御回路１６にも送
られ、これにより内部制御回路１６は切換制御回路１４
に対し、バス切換信号をダンプバス９側に固定するため
にホールド信号を送出する。内部制御回路１６はまた、
障害によって異常動作を行うおそれのある転送制御回路
１３に対してリセット信号を供給し、更にダンプ転送制
御回路１２に対し、ダンプデータの転送許可信号を供給
する。転送許可信号を受信したダンプ転送制御回路１２
は、転送開始を指示するコマンドをダンプバス９に供給
する。
られ、これにより内部制御回路１６は切換制御回路１４
に対し、バス切換信号をダンプバス９側に固定するため
にホールド信号を送出する。内部制御回路１６はまた、
障害によって異常動作を行うおそれのある転送制御回路
１３に対してリセット信号を供給し、更にダンプ転送制
御回路１２に対し、ダンプデータの転送許可信号を供給
する。転送許可信号を受信したダンプ転送制御回路１２
は、転送開始を指示するコマンドをダンプバス９に供給
する。
【００１４】以上の動作により、主記憶部２とダンプデ
ータ記憶部８とのデータ転送が開始されるため、障害の
発生によって制御バス１０が凍結されても、ダンプデー
タの採集が可能となる。
ータ記憶部８とのデータ転送が開始されるため、障害の
発生によって制御バス１０が凍結されても、ダンプデー
タの採集が可能となる。
【００１５】
【発明の効果】以上説明した本発明のメモリダンプ制御
方式によれば、ダンプバスおよび制御バスをバス切換部
を介して主記憶部に接続することにより、障害発生時に
おいて制御バスが凍結した後もダンプバスを介してデー
タ転送を行うことができるため、ダンプデータの採集が
可能となる。
方式によれば、ダンプバスおよび制御バスをバス切換部
を介して主記憶部に接続することにより、障害発生時に
おいて制御バスが凍結した後もダンプバスを介してデー
タ転送を行うことができるため、ダンプデータの採集が
可能となる。
【図１】本発明のメモリダンプ制御方式の全体の構成を
示すブロック図である。
示すブロック図である。
【図２】図１の要部の構成を示すブロック図である。
１ 情報処理装置 ２ 主記憶部 ３ バス切換部 ４、５ コンポーネント ６ ダンプ制御部 ７ ダンプスイッチ ８ ダンプデータ記憶部 ９ ダンプバス １０ 制御バス １１ ダンプコマンド認識回路 １２ ダンプ転送制御回路 １３ 転送制御回路 １４ 切換制御回路 １５ バス切換回路 １６ 内部制御回路
Claims (3)
- 【請求項１】 主記憶部にバス切換部を介して接続され
たダンプバスおよび制御バスと、この制御バスに接続さ
れた少くも１個のコンポーネントと、前記ダンプバスに
接続されたダンプ制御部およびダンプ記憶部と、前記ダ
ンプ制御部に接続されたダンプスイッチとを備え、前記
コンポーネントと前記主記憶部との間で前記制御バスお
よびバス切換部を介してデータ転送が行われるように構
成することにより、障害発生時に、前記制御バスを切り
離し、前記ダンプバスを介してデータ転送を行うことに
より、ダンプデータを採集することを特徴とするメモリ
ダンプ制御方式。 - 【請求項２】 前記バス切換部は前記ダンプバスを介す
るデータ転送を制御するデータ転送制御回路と、前記ダ
ンプバスからの転送要求コマンドを認識するダンプコマ
ンド認識回路と、前記ダンプバスおよび前記制御バスを
前記主記憶部に対して切り換え接続するバス切換回路
と、このバス切換回路を制御する切換制御回路とを備え
たことを特徴とする請求項１記載のメモリダンプ制御方
式。 - 【請求項３】 前記ダンプバスはダンプデータバスおよ
びダンプ制御信号バスとから構成されており、前記制御
バスはデータバスおよび制御信号バスとから構成されて
いることを特徴とする請求項２記載のメモリダンプ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255481A JPH0594341A (ja) | 1991-10-02 | 1991-10-02 | メモリダンプ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255481A JPH0594341A (ja) | 1991-10-02 | 1991-10-02 | メモリダンプ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594341A true JPH0594341A (ja) | 1993-04-16 |
Family
ID=17279363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3255481A Withdrawn JPH0594341A (ja) | 1991-10-02 | 1991-10-02 | メモリダンプ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594341A (ja) |
-
1991
- 1991-10-02 JP JP3255481A patent/JPH0594341A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |