JPH0583328A - データ受信装置 - Google Patents
データ受信装置Info
- Publication number
- JPH0583328A JPH0583328A JP3238203A JP23820391A JPH0583328A JP H0583328 A JPH0583328 A JP H0583328A JP 3238203 A JP3238203 A JP 3238203A JP 23820391 A JP23820391 A JP 23820391A JP H0583328 A JPH0583328 A JP H0583328A
- Authority
- JP
- Japan
- Prior art keywords
- baud rate
- data
- synchronization
- clock
- bps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 サイクリックデジタル（ＣＤＴ）方式を用い
たデータ伝送監視装置の信号受信におけるボーレートを
自動的に設定できるようにする。 【構成】 シリアル・パラレル変換部２、クロック作成
部４、同期判定部６を備え、同期判定部６でボーレート
を算出してクロック作成部４に通知し、クロック作成部
４で該当クロック信号をシリアル・パラレル変換部２に
通知して処理を開始する。 【効果】 あらかじめボーレートを設定しておく作業を
なくすことができ、送信側でボーレートの変更があって
も追従することができる。
たデータ伝送監視装置の信号受信におけるボーレートを
自動的に設定できるようにする。 【構成】 シリアル・パラレル変換部２、クロック作成
部４、同期判定部６を備え、同期判定部６でボーレート
を算出してクロック作成部４に通知し、クロック作成部
４で該当クロック信号をシリアル・パラレル変換部２に
通知して処理を開始する。 【効果】 あらかじめボーレートを設定しておく作業を
なくすことができ、送信側でボーレートの変更があって
も追従することができる。
Description
【０００１】
【産業上の利用分野】本発明は、サイクリックデジタル
（以下ＣＤＴという）方式のデータ受信に利用する。本
発明は、ボーレート（毎秒伝送されるシンボル数）を自
動的に設定できるデータ受信装置に関する。
（以下ＣＤＴという）方式のデータ受信に利用する。本
発明は、ボーレート（毎秒伝送されるシンボル数）を自
動的に設定できるデータ受信装置に関する。
【０００２】
【従来の技術】従来のＣＤＴ方式のデータ受信装置は、
あらかじめ設定された一定のボーレートの信号だけを受
信していた。
あらかじめ設定された一定のボーレートの信号だけを受
信していた。
【０００３】
【発明が解決しようとする課題】前述した従来の装置で
は、受信する信号のボーレートをあらかじめ設定する作
業が必要であった。
は、受信する信号のボーレートをあらかじめ設定する作
業が必要であった。
【０００４】本発明はこのような問題を解決するもの
で、受信信号のボーレートをあらかじめ設定することな
くＣＤＴ方式によりデータを受信することができる装置
を提供することを目的とする。
で、受信信号のボーレートをあらかじめ設定することな
くＣＤＴ方式によりデータを受信することができる装置
を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、サイクリック
デジタル方式（ＣＤＴ方式）による受信データのシリア
ル・パラレル変換を行うシリアル・パラレル変換部と、
この変換部に供給されるクロック信号を発生するクロッ
ク作成部とを備えたデータ受信装置において、前記クロ
ック作成部は、複数のボーレート値に対応するクロック
を発生する手段と、この複数のクロックの一つを選択す
る手段とを含み、受信データをサンプリングし同期パタ
ーンを判別してボーレートを判定する同期判定部を設
け、この判定結果が前記選択する手段の制御信号として
供給されることを特徴とする。
デジタル方式（ＣＤＴ方式）による受信データのシリア
ル・パラレル変換を行うシリアル・パラレル変換部と、
この変換部に供給されるクロック信号を発生するクロッ
ク作成部とを備えたデータ受信装置において、前記クロ
ック作成部は、複数のボーレート値に対応するクロック
を発生する手段と、この複数のクロックの一つを選択す
る手段とを含み、受信データをサンプリングし同期パタ
ーンを判別してボーレートを判定する同期判定部を設
け、この判定結果が前記選択する手段の制御信号として
供給されることを特徴とする。
【０００６】前記同期判定部は、クロック信号の“１”
の数：“０”の数：“１”の数の比が１：４２：１とな
る条件を満たしたときに同期ビットと認識し、前記条件
が満たされないときは１ビット右にシフトして再度判定
を繰り返す手段を含むことが望ましく、複数のボーレー
ト値は、２００ＢＰＳ、６００ＢＰＳ、１２００ＢＰＳ
の３通りであることができる。
の数：“０”の数：“１”の数の比が１：４２：１とな
る条件を満たしたときに同期ビットと認識し、前記条件
が満たされないときは１ビット右にシフトして再度判定
を繰り返す手段を含むことが望ましく、複数のボーレー
ト値は、２００ＢＰＳ、６００ＢＰＳ、１２００ＢＰＳ
の３通りであることができる。
【０００７】
【作用】ＣＤＴ受信データを受けた同期判定部がボーレ
ートを算出してクロック作成部に通知し、この通知によ
りクロック作成部が該当するクロック信号をシリアル・
パラレル変換部に通知して処理を開始する。
ートを算出してクロック作成部に通知し、この通知によ
りクロック作成部が該当するクロック信号をシリアル・
パラレル変換部に通知して処理を開始する。
【０００８】このようにＣＤＴ受信データの同期パター
ンを判別してボーレートを判定し自動的にクロックを選
択することにより、受信信号のボーレートをあらかじめ
設定することなくＣＤＴ方式によりデータを受信するこ
とができ、また、送信側でのボーレートの変更があって
もそれに追従することができる。
ンを判別してボーレートを判定し自動的にクロックを選
択することにより、受信信号のボーレートをあらかじめ
設定することなくＣＤＴ方式によりデータを受信するこ
とができ、また、送信側でのボーレートの変更があって
もそれに追従することができる。
【０００９】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。図１は本発明実施例の構成を示すブロック図であ
る。
る。図１は本発明実施例の構成を示すブロック図であ
る。
【００１０】本発明実施例は、ＣＤＴ方式による受信デ
ータのシリアル・パラレル変換を行うシリアル・パラレ
ル変換部２と、このシリアル・パラレル変換部２に供給
されるクロック信号を発生するクロック作成部４とを備
え、さらに、本発明の特徴として、クロック作成部４
は、複数のボーレート値に対応するクロックを発生する
手段と、この複数のクロックの一つを選択する手段とを
含み、受信データをサンプリングし同期パターンを判別
してボーレートを設定する同期判定部６が設けられ、こ
の判定結果が前記選択する手段の制御信号として供給さ
れる。
ータのシリアル・パラレル変換を行うシリアル・パラレ
ル変換部２と、このシリアル・パラレル変換部２に供給
されるクロック信号を発生するクロック作成部４とを備
え、さらに、本発明の特徴として、クロック作成部４
は、複数のボーレート値に対応するクロックを発生する
手段と、この複数のクロックの一つを選択する手段とを
含み、受信データをサンプリングし同期パターンを判別
してボーレートを設定する同期判定部６が設けられ、こ
の判定結果が前記選択する手段の制御信号として供給さ
れる。
【００１１】同期判定部６には、クロック信号の“１”
の数：“０”の数：“１”の数の比が１：４２：１とな
る条件を満たしたときに同期ビットと認識し、前記条件
が満たされないときは１ビット右にシフトして再度判定
を繰り返す手段を含み、複数のボーレート値は、２００
ＢＰＳ、６００ＢＰＳ、１２００ＢＰＳの３通りが設定
される。
の数：“０”の数：“１”の数の比が１：４２：１とな
る条件を満たしたときに同期ビットと認識し、前記条件
が満たされないときは１ビット右にシフトして再度判定
を繰り返す手段を含み、複数のボーレート値は、２００
ＢＰＳ、６００ＢＰＳ、１２００ＢＰＳの３通りが設定
される。
【００１２】次に、このように構成された本発明実施例
の動作について説明する。
の動作について説明する。
【００１３】ＣＤＴ受信データ１が送出されると、シリ
アル・パラレル変換部２および同期判定部６がそのＣＤ
Ｔ受信データを受信し、同期判定部６ではボーレートを
算出して発生通知５をクロック作成部４に通知する。ク
ロック作成部４ではその通知を受けて該当クロック信号
３をシリアル・パラレル変換部２に通知する。
アル・パラレル変換部２および同期判定部６がそのＣＤ
Ｔ受信データを受信し、同期判定部６ではボーレートを
算出して発生通知５をクロック作成部４に通知する。ク
ロック作成部４ではその通知を受けて該当クロック信号
３をシリアル・パラレル変換部２に通知する。
【００１４】図２はクロック作成部４の内部と同期判定
部６からのボーレート通知動作を示す図である。クロッ
ク作成部４で発生させる該当クロック信号３は、同期判
定部６で算出されたボーレートにしたがってボーレート
設定スイッチ７を設定することにより発生し、シリアル
・パラレル変換部２に通知される。
部６からのボーレート通知動作を示す図である。クロッ
ク作成部４で発生させる該当クロック信号３は、同期判
定部６で算出されたボーレートにしたがってボーレート
設定スイッチ７を設定することにより発生し、シリアル
・パラレル変換部２に通知される。
【００１５】図３は同期判定部６においてボーレート算
出のために必要な受信信号の同期パターンを示す図であ
る。同期判定部６では、受信データに対してＳ〔Ｈｚ〕
でサンプリングが行われ、そのサンプリングデータはバ
ッファに格納されて同図中のＡ、Ｂ、Ｃをそれぞれサン
プリングする回数の比が１：４２：１となるデータを同
期ビットと認識する。
出のために必要な受信信号の同期パターンを示す図であ
る。同期判定部６では、受信データに対してＳ〔Ｈｚ〕
でサンプリングが行われ、そのサンプリングデータはバ
ッファに格納されて同図中のＡ、Ｂ、Ｃをそれぞれサン
プリングする回数の比が１：４２：１となるデータを同
期ビットと認識する。
【００１６】図４はサンプリングデータを１ビットずつ
格納するバッファの例を示す図である。このバッファは
ｘ（１）〜ｘ（Ｎ）の配列により構成される。
格納するバッファの例を示す図である。このバッファは
ｘ（１）〜ｘ（Ｎ）の配列により構成される。
【００１７】図５は同期判定部６の動作の流れを示すフ
ローチャートである。まず、サンプリングデータ１ビッ
トをバッファの先頭に格納し（ステップ１０）、データ
バッファ内のデータを全てスキャンする。同期ビットの
条件として先頭ビットｘ（１）＝１であるか否かが判定
され（ステップ１１）、ｘ（１）＝１であればｘ（２）
〜ｘ（ｎ）が全て１であるか否かが判定される（ステッ
プ１２）。すべて１であればｘ（ｎ＋１）〜ｘ（ｎ＋４
２ｎ）が全て０であるか否かが判定され（ステップ１
３）、すべて０であればｘ（ｎ＋４２ｎ＋１）〜ｘ（ｎ
＋４２ｎ＋ｎ）が全て１であるか否かかが判定される
（ステップ１４）。
ローチャートである。まず、サンプリングデータ１ビッ
トをバッファの先頭に格納し（ステップ１０）、データ
バッファ内のデータを全てスキャンする。同期ビットの
条件として先頭ビットｘ（１）＝１であるか否かが判定
され（ステップ１１）、ｘ（１）＝１であればｘ（２）
〜ｘ（ｎ）が全て１であるか否かが判定される（ステッ
プ１２）。すべて１であればｘ（ｎ＋１）〜ｘ（ｎ＋４
２ｎ）が全て０であるか否かが判定され（ステップ１
３）、すべて０であればｘ（ｎ＋４２ｎ＋１）〜ｘ（ｎ
＋４２ｎ＋ｎ）が全て１であるか否かかが判定される
（ステップ１４）。
【００１８】すなわち“１”の数：“０”の数：“１”
の数＝１：４２：１である条件が満たされれば、同期検
出とみなされてボーレートが算出され（ステップ１
５）、クロック作成部４に通知される（ステップ１
６）。条件が満たされなければバッファ内データを１ビ
ット右にシフトし（ステップ１７）、データバッファに
格納するステップ１０の処理に戻る。
の数＝１：４２：１である条件が満たされれば、同期検
出とみなされてボーレートが算出され（ステップ１
５）、クロック作成部４に通知される（ステップ１
６）。条件が満たされなければバッファ内データを１ビ
ット右にシフトし（ステップ１７）、データバッファに
格納するステップ１０の処理に戻る。
【００１９】
【発明の効果】以上説明したように本発明によれば、受
信信号のボーレートをあらかじめ設定することなくＣＤ
Ｔ方式によりデータを受信することができ、また、送信
側でのボーレートの変更があってもそれに追従すること
ができる効果がある。
信信号のボーレートをあらかじめ設定することなくＣＤ
Ｔ方式によりデータを受信することができ、また、送信
側でのボーレートの変更があってもそれに追従すること
ができる効果がある。
【図１】本発明実施例の構成を示すブロック図。
【図２】本発明実施例におけるクロック作成部の構成お
よびボーレート通知動作を説明する図。
よびボーレート通知動作を説明する図。
【図３】本発明実施例における受信信号の同期パターン
を示す図。
を示す図。
【図４】本発明実施例におけるデータ格納バッファの構
成を示す図。
成を示す図。
【図５】本発明実施例における同期判定部の動作の流れ
を示すフローチャート。
を示すフローチャート。
１ ＣＤＴ受信データ ２ シリアル・パラレル変換部 ３ クロック信号 ４ クロック作成部 ５ 発生通知 ６ 同期判定部 ７ ボーレート設定スイッチ ８ ボーレート設定器 ９ クロック発生器
Claims (3)
- 【請求項１】 サイクリックデジタル方式（ＣＤＴ方
式）による受信データのシリアル・パラレル変換を行う
シリアル・パラレル変換部と、 この変換部に供給されるクロック信号を発生するクロッ
ク作成部とを備えたデータ受信装置において、 前記クロック作成部は、複数のボーレート値に対応する
クロックを発生する手段と、この複数のクロックの一つ
を選択する手段とを含み、 受信データをサンプリングし同期パターンを判別してボ
ーレートを判定する同期判定部を設け、この判定結果が
前記選択する手段の制御信号として供給されることを特
徴とするデータ受信装置。 - 【請求項２】 前記同期判定部は、クロック信号の
“１”の数：“０”の数：“１”の数の比が１：４２：
１となる条件を満たしたときに同期ビットと認識し、前
記条件が満たされないときは１ビット右にシフトして再
度判定を繰り返す手段を含む請求項１記載のデータ受信
装置。 - 【請求項３】 複数のボーレート値は、２００ＢＰＳ、
６００ＢＰＳ、１２００ＢＰＳの３通りである請求項１
記載のデータ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238203A JPH0583328A (ja) | 1991-09-18 | 1991-09-18 | データ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3238203A JPH0583328A (ja) | 1991-09-18 | 1991-09-18 | データ受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583328A true JPH0583328A (ja) | 1993-04-02 |
Family
ID=17026688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3238203A Pending JPH0583328A (ja) | 1991-09-18 | 1991-09-18 | データ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583328A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787074A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | フレーム同期方式 |
| JP2011071666A (ja) * | 2009-09-25 | 2011-04-07 | Nec Engineering Ltd | シリアルパラレル変換回路 |
| JP2011223366A (ja) * | 2010-04-12 | 2011-11-04 | Fujitsu Ltd | データ受信回路 |
| WO2020066207A1 (ja) * | 2018-09-27 | 2020-04-02 | 日本電産株式会社 | 信号送受信方法 |
-
1991
- 1991-09-18 JP JP3238203A patent/JPH0583328A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787074A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | フレーム同期方式 |
| JP2011071666A (ja) * | 2009-09-25 | 2011-04-07 | Nec Engineering Ltd | シリアルパラレル変換回路 |
| JP2011223366A (ja) * | 2010-04-12 | 2011-11-04 | Fujitsu Ltd | データ受信回路 |
| US8750430B2 (en) | 2010-04-12 | 2014-06-10 | Fujitsu Limited | Data receiver circuit |
| WO2020066207A1 (ja) * | 2018-09-27 | 2020-04-02 | 日本電産株式会社 | 信号送受信方法 |
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