JPH0583103A - アナログスイツチ回路 - Google Patents
アナログスイツチ回路Info
- Publication number
- JPH0583103A JPH0583103A JP26684691A JP26684691A JPH0583103A JP H0583103 A JPH0583103 A JP H0583103A JP 26684691 A JP26684691 A JP 26684691A JP 26684691 A JP26684691 A JP 26684691A JP H0583103 A JPH0583103 A JP H0583103A
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- collector
- switch circuit
- analog switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】 バイポーラトランジスタで実現できるアナロ
グスイッチ回路を提供する。 【構成】 エミッタを共通接続した第１及び第２のトラ
ンジスタ３，４と、反転入力が第１のトランジスタ３の
コレクタに、非反転入力が第２のトランジスタ４のコレ
クタに、出力が第２のトランジスタ４のベースに接続さ
れている差動増幅器と、第１のトランジスタ３のベース
に接続されたバイアス源と、第１及び第２のトランジス
タ３，４のエミッタに電流を供給する第１の電流源８
と、第１のトランジスタ３のコレクタに電流を供給する
第２の電流源５と、第２のトランジスタ４のコレクタに
電流を供給する第３の電流源６とを備え、第１及び第２
のトランジスタ３，４のコレクタを入出力端としてアナ
ログスイッチ回路を構成する。
グスイッチ回路を提供する。 【構成】 エミッタを共通接続した第１及び第２のトラ
ンジスタ３，４と、反転入力が第１のトランジスタ３の
コレクタに、非反転入力が第２のトランジスタ４のコレ
クタに、出力が第２のトランジスタ４のベースに接続さ
れている差動増幅器と、第１のトランジスタ３のベース
に接続されたバイアス源と、第１及び第２のトランジス
タ３，４のエミッタに電流を供給する第１の電流源８
と、第１のトランジスタ３のコレクタに電流を供給する
第２の電流源５と、第２のトランジスタ４のコレクタに
電流を供給する第３の電流源６とを備え、第１及び第２
のトランジスタ３，４のコレクタを入出力端としてアナ
ログスイッチ回路を構成する。
Description
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタによって構成されるアナログスイッチ回路に関す
る。
スタによって構成されるアナログスイッチ回路に関す
る。
【０００２】
【従来の技術】従来、アナログスイッチ回路は、図４に
示すように、ＦＥＴを利用したものが一般的である。こ
の図示のアナログスイッチ回路は、ＰチャンネルＭＯＳ
トランジスタ101 とＮチャンネルＭＯＳトランジスタ10
2 を並列に接続し、それぞれのゲートに逆相の制御信号
φ，／φを与えることにより、オン／オフするものであ
る。この方式のアナログスイッチ回路ではオン時の残留
電圧がなく、オフ時のインピーダンスが理論上無限大の
ため、理想的なスイッチ回路として広く使われている。
示すように、ＦＥＴを利用したものが一般的である。こ
の図示のアナログスイッチ回路は、ＰチャンネルＭＯＳ
トランジスタ101 とＮチャンネルＭＯＳトランジスタ10
2 を並列に接続し、それぞれのゲートに逆相の制御信号
φ，／φを与えることにより、オン／オフするものであ
る。この方式のアナログスイッチ回路ではオン時の残留
電圧がなく、オフ時のインピーダンスが理論上無限大の
ため、理想的なスイッチ回路として広く使われている。
【０００３】
【発明が解決しようとする課題】しかしながら、アナロ
グスイッチ回路を集積回路内で構成し使用する場合、上
記方式のアナログスイッチ回路を採用できるプロセスは
限られてしまう。つまりＦＥＴを作り込めるプロセスで
ないと実現できないため、一般のバイポーラプロセスを
使う場合には、あえてスイッチ回路部分を集積回路外部
に出して構成したり、精度を犠牲にした擬似的なスイッ
チ回路を使用するなどの対策を行っていた。したがっ
て、集積回路の外付け部品が増加することによるコスト
アップや実装面積の増大、あるいは特性の妥協を強いら
れるなどの問題を抱えていた。
グスイッチ回路を集積回路内で構成し使用する場合、上
記方式のアナログスイッチ回路を採用できるプロセスは
限られてしまう。つまりＦＥＴを作り込めるプロセスで
ないと実現できないため、一般のバイポーラプロセスを
使う場合には、あえてスイッチ回路部分を集積回路外部
に出して構成したり、精度を犠牲にした擬似的なスイッ
チ回路を使用するなどの対策を行っていた。したがっ
て、集積回路の外付け部品が増加することによるコスト
アップや実装面積の増大、あるいは特性の妥協を強いら
れるなどの問題を抱えていた。
【０００４】本発明は、従来のアナログスイッチ回路に
おける上記問題点を解消するためになされたもので、バ
イポーラプロセスで実現できるアナログスイッチ回路を
提供することを目的とする。
おける上記問題点を解消するためになされたもので、バ
イポーラプロセスで実現できるアナログスイッチ回路を
提供することを目的とする。
【０００５】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、エ
ミッタがともに接続された第１及び第２のトランジスタ
３，４と、反転入力が第１のトランジスタ３のコレクタ
に接続され、非反転入力が第２のトランジスタ４のコレ
クタに接続され、出力が第２のトランジスタ４のベース
に接続されている差動増幅器９と、第１のトランジスタ
３のベースに接続されたバイアス電圧源７と、第１及び
第２のトランジスタ３，４のエミッタに電流を供給する
第１の電流源８と、第１のトランジスタ３のコレクタに
電流を供給する第２の電流源５と、第２のトランジスタ
４のコレクタに電流を供給する第３の電流源６とを有
し、第１，第２及び第３の電流源８，５，６をオン／オ
フすることにより、第１のトランジスタ３と第２のトラ
ンジスタ４のコレクタが、スイッチの入力端及び出力端
のいずれにもなり得るように構成するものである。
決するため、本発明は、図１の概念図に示すように、エ
ミッタがともに接続された第１及び第２のトランジスタ
３，４と、反転入力が第１のトランジスタ３のコレクタ
に接続され、非反転入力が第２のトランジスタ４のコレ
クタに接続され、出力が第２のトランジスタ４のベース
に接続されている差動増幅器９と、第１のトランジスタ
３のベースに接続されたバイアス電圧源７と、第１及び
第２のトランジスタ３，４のエミッタに電流を供給する
第１の電流源８と、第１のトランジスタ３のコレクタに
電流を供給する第２の電流源５と、第２のトランジスタ
４のコレクタに電流を供給する第３の電流源６とを有
し、第１，第２及び第３の電流源８，５，６をオン／オ
フすることにより、第１のトランジスタ３と第２のトラ
ンジスタ４のコレクタが、スイッチの入力端及び出力端
のいずれにもなり得るように構成するものである。
【０００６】次に、このように構成したアナログスイッ
チ回路の作用について説明する。図１において、第１の
トランジスタ３のコレクタ電流をＩ1 、第２のトランジ
スタ４のコレクタ電流をＩ2 、第２電流源５及び第３電
流源６から供給される電流をＩ0 、第１電流源８から供
給される電流を２Ｉ0 とし、入出力端１にＩ4 という電
流が入力され、入出力端２よりＩ3 という電流が出力さ
れるものとする。このとき、各電流の関係は、次の３つ
の式で表される。 Ｉ0 ＋Ｉ4 ＝Ｉ2 Ｉ0 −Ｉ3 ＝Ｉ1 Ｉ1 ＋Ｉ2 ＝２・Ｉ0 したがって、常に Ｉ3 ＝Ｉ4 の関係が成立する。また差動増幅器９は入出力端１及び
２の電圧を常に等しくするように働く。
チ回路の作用について説明する。図１において、第１の
トランジスタ３のコレクタ電流をＩ1 、第２のトランジ
スタ４のコレクタ電流をＩ2 、第２電流源５及び第３電
流源６から供給される電流をＩ0 、第１電流源８から供
給される電流を２Ｉ0 とし、入出力端１にＩ4 という電
流が入力され、入出力端２よりＩ3 という電流が出力さ
れるものとする。このとき、各電流の関係は、次の３つ
の式で表される。 Ｉ0 ＋Ｉ4 ＝Ｉ2 Ｉ0 −Ｉ3 ＝Ｉ1 Ｉ1 ＋Ｉ2 ＝２・Ｉ0 したがって、常に Ｉ3 ＝Ｉ4 の関係が成立する。また差動増幅器９は入出力端１及び
２の電圧を常に等しくするように働く。
【０００７】そして、３つの電流源５，６，８がオフす
ると、入出力端１と２の間は完全に絶縁された状態にな
る。したがって入出力端の電位が常に等しく、また入出
力端に流入する電流値も常に等しく、且つオフ時には完
全に絶縁されるため、ＦＥＴを用いたアナログスイッチ
回路と同等の機能を得ることができる。なお、上記図１
の概念図では、第１及び第２のトランジスタとしてＮＰ
Ｎトランジスタを用いた場合を示したが、ＰＮＰトラン
ジスタを用いても上記と同様な作用を得ることができ
る。
ると、入出力端１と２の間は完全に絶縁された状態にな
る。したがって入出力端の電位が常に等しく、また入出
力端に流入する電流値も常に等しく、且つオフ時には完
全に絶縁されるため、ＦＥＴを用いたアナログスイッチ
回路と同等の機能を得ることができる。なお、上記図１
の概念図では、第１及び第２のトランジスタとしてＮＰ
Ｎトランジスタを用いた場合を示したが、ＰＮＰトラン
ジスタを用いても上記と同様な作用を得ることができ
る。
【０００８】
【実施例】次に実施例について説明する。図２は、本発
明に係るアナログスイッチ回路の一実施例を示す回路構
成図である。図において、17及び18は第１及び第２のト
ランジスタで、互いにエミッタが接続されている。15,1
6及び25はカレントミラーを形成するトランジスタで、
このカレントミラーは第２及び第３の電流源を構成して
いる。19, 27及び29は同じくカレントミラーを形成する
トランジスタで、このカレントミラーは第１の電流源を
構成すると共に、第２及び第３の電流源のリファレンス
にもなっている。またトランジスタ25の大きさはトラン
ジスタ15, 16の２倍に構成しているので、第２及び第３
の電流源には、第１の電流源の１／２の電流が発生す
る。
明に係るアナログスイッチ回路の一実施例を示す回路構
成図である。図において、17及び18は第１及び第２のト
ランジスタで、互いにエミッタが接続されている。15,1
6及び25はカレントミラーを形成するトランジスタで、
このカレントミラーは第２及び第３の電流源を構成して
いる。19, 27及び29は同じくカレントミラーを形成する
トランジスタで、このカレントミラーは第１の電流源を
構成すると共に、第２及び第３の電流源のリファレンス
にもなっている。またトランジスタ25の大きさはトラン
ジスタ15, 16の２倍に構成しているので、第２及び第３
の電流源には、第１の電流源の１／２の電流が発生す
る。
【０００９】20〜24は差動増幅器を構成しているトラン
ジスタで、13, 14はバイアス電圧源を構成しているトラ
ンジスタである。また12, 20, 26はカレントミラーを形
成するトランジスタで、このカレントミラーは前記差動
増幅器及びバイアス電圧源にバイアス電流を与えるため
のものである。10, 11は第１及び第２の入出力端であ
り、スイッチ33, 34はは大元の電流源31, 32をシャント
するためのもので、本アナログスイッチ回路のオン／オ
フをつかさどる。
ジスタで、13, 14はバイアス電圧源を構成しているトラ
ンジスタである。また12, 20, 26はカレントミラーを形
成するトランジスタで、このカレントミラーは前記差動
増幅器及びバイアス電圧源にバイアス電流を与えるため
のものである。10, 11は第１及び第２の入出力端であ
り、スイッチ33, 34はは大元の電流源31, 32をシャント
するためのもので、本アナログスイッチ回路のオン／オ
フをつかさどる。
【００１０】次に、この実施例の動作を図３に示した動
作説明図に基づいて説明する。図３において、中央のア
ナログスイッチの記号36は、図２に示したアナログスイ
ッチ回路の機能を表しており、ノード10, 11及び制御端
子35は、いずれも図２に示した第１及び第２の入出力端
10, 11並びにスイッチ33, 34の制御端子35と対応する部
分を示している。このアナログスイッチ36に抵抗
（Ｒ1 ）37及び抵抗（Ｒ2 ）38を接続し、各抵抗37, 38
の他端をそれぞれ電圧源（ＶIN）39及びグランドに接続
する。
作説明図に基づいて説明する。図３において、中央のア
ナログスイッチの記号36は、図２に示したアナログスイ
ッチ回路の機能を表しており、ノード10, 11及び制御端
子35は、いずれも図２に示した第１及び第２の入出力端
10, 11並びにスイッチ33, 34の制御端子35と対応する部
分を示している。このアナログスイッチ36に抵抗
（Ｒ1 ）37及び抵抗（Ｒ2 ）38を接続し、各抵抗37, 38
の他端をそれぞれ電圧源（ＶIN）39及びグランドに接続
する。
【００１１】この状態で制御端子35にある電圧を与え、
図２のスイッチ33, 34がオフになるように設定する。こ
れにより第１及び第２の入出力端10, 11はいずれも同電
位になるように帰還がかかり（Ｖ10＝Ｖ11）、第２の入
出力端11に流れ込む電流Ｉ4 と第１の入出力端10より流
れ出す電流Ｉ3 は常に等しくなる（Ｉ4 ＝Ｉ3 ）ため、
入出力端11, 10の電圧Ｖ11，Ｖ10は次の式で表される。 Ｖ11＝Ｖ10＝Ｒ2 ・ＶIN／（Ｒ1 ＋Ｒ2 ）
図２のスイッチ33, 34がオフになるように設定する。こ
れにより第１及び第２の入出力端10, 11はいずれも同電
位になるように帰還がかかり（Ｖ10＝Ｖ11）、第２の入
出力端11に流れ込む電流Ｉ4 と第１の入出力端10より流
れ出す電流Ｉ3 は常に等しくなる（Ｉ4 ＝Ｉ3 ）ため、
入出力端11, 10の電圧Ｖ11，Ｖ10は次の式で表される。 Ｖ11＝Ｖ10＝Ｒ2 ・ＶIN／（Ｒ1 ＋Ｒ2 ）
【００１２】次に、制御端子35の電圧をスイッチ33, 34
がオンするように与えると、アナログスイッチ36からの
電流の流入出はなくなるため、次のように表させる。 Ｖ11＝ＶIN，Ｖ10＝０
がオンするように与えると、アナログスイッチ36からの
電流の流入出はなくなるため、次のように表させる。 Ｖ11＝ＶIN，Ｖ10＝０
【００１３】このように、本発明に係るアナログスイッ
チ回路は、従来のＦＥＴを用いたものと同等の働きをす
る。また２つの入出力端にはいずれも極性がなく、どち
らを入力端あるいは出力端にしても動作する。
チ回路は、従来のＦＥＴを用いたものと同等の働きをす
る。また２つの入出力端にはいずれも極性がなく、どち
らを入力端あるいは出力端にしても動作する。
【００１４】
【発明の効果】以上実施例に基づいて説明したように、
本発明によるアナログスイッチ回路においては、２つの
入出力端の電圧が常に等しく、流入出する電流の大きさ
も常に等しくなるため、従来のＦＥＴを用いて構成した
スイッチ回路と同等の機能を得ることができる。また本
発明に係るアナログスイッチ回路は通常のバイポーラプ
ロセスで実現できるため、コストアップや実装面積の増
大を招くこともない等の効果が得られる。
本発明によるアナログスイッチ回路においては、２つの
入出力端の電圧が常に等しく、流入出する電流の大きさ
も常に等しくなるため、従来のＦＥＴを用いて構成した
スイッチ回路と同等の機能を得ることができる。また本
発明に係るアナログスイッチ回路は通常のバイポーラプ
ロセスで実現できるため、コストアップや実装面積の増
大を招くこともない等の効果が得られる。
【図１】本発明に係るアナログスイッチ回路の原理を説
明するための概念図である。
明するための概念図である。
【図２】本発明に係るアナログスイッチ回路の一実施例
を示す回路構成図である。
を示す回路構成図である。
【図３】図２に示した実施例の動作説明するための説明
図である。
図である。
【図４】従来のアナログスイッチ回路の構成例を示す回
路構成図である。
路構成図である。
１ 第１の入出力端 ２ 第２の入出力端 ３ 第１のトランジスタ ４ 第２のトランジスタ ５ 第２の電流源 ６ 第３の電流源 ７ バイアス電圧源 ８ 第１の電流源 ９ 差動増幅器
Claims (2)
- 【請求項１】 エミッタがともに接続された第１及び第
２のトランジスタと、反転入力が第１のトランジスタの
コレクタに接続され、非反転入力が第２のトランジスタ
のコレクタに接続され、出力が第２のトランジスタのベ
ースに接続されている差動増幅器と、第１のトランジス
タのベースに接続されたバイアス電圧源と、第１及び第
２のトランジスタのエミッタに電流を供給する第１の電
流源と、第１のトランジスタのコレクタに電流を供給す
る第２の電流源と、第２のトランジスタのコレクタに電
流を供給する第３の電流源とを有し、第１，第２及び第
３の電流源をオン／オフすることにより、第１のトラン
ジスタと第２のトランジスタのコレクタが、スイッチの
入力端及び出力端のいずれにもなり得るように構成した
ことを特徴とするアナログスイッチ回路。 - 【請求項２】 前記第２及び第３の電流源の値が、前記
第１の電流源の値の１／２となっていることを特徴とす
る請求項１記載のアナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26684691A JPH0583103A (ja) | 1991-09-19 | 1991-09-19 | アナログスイツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26684691A JPH0583103A (ja) | 1991-09-19 | 1991-09-19 | アナログスイツチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0583103A true JPH0583103A (ja) | 1993-04-02 |
Family
ID=17436478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26684691A Withdrawn JPH0583103A (ja) | 1991-09-19 | 1991-09-19 | アナログスイツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0583103A (ja) |
-
1991
- 1991-09-19 JP JP26684691A patent/JPH0583103A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |