JPH0580871B2

JPH0580871B2 -

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Publication number: JPH0580871B2
Application number: JP57181094A
Authority: JP
Inventors: Hiroyuki Sugyama; Nobuaki Takahashi; Takeshi Shibamoto; Hideo Sato; Yoshiaki Amano; Koji Tanaka
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1982-10-15
Filing date: 1982-10-15
Publication date: 1993-11-10
Also published as: NL8303539A; JPS5971105A; US4587558A; DE3337544A1; FR2534728A1; FR2534728B1; GB8327707D0; DE3337544C2; GB2130766B; GB2130766A

Description

【発明の詳細な説明】本発明はアドレス信号発生回路に係り、加算器
を使用することにより、予め定められた値ずつ変
化するアドレス信号を発生するアドレス信号発生
回路を提供することを目的とする。

以下本発明の一実施例について本出願人が先に
例えば特願昭57−67818号にて提案したデイジタ
ルビデオ信号記録方式により記録されたデイジタ
ルオーデイオデイスクの再生装置内のアドレス信
号発生装置に適用した場合を例にとつて説明す
る。まず、本発明回路を説明するに先立ち、本発
明回路を適用し得る上記の記録方式及び再生装置
の概略を説明する。上記の記録方式は、一走査線
当りの輝度画素数と標準テレビジヨン方式におけ
る一画面の有効走査線数との積が2¹⁸に極めて近
く、かつ、2¹⁸を越えない値に選定したデイジタ
ルビデオ信号を生成してデイジタルオーデイオ信
号に時系列的に合成して記録媒体に記録すること
により、この記録媒体を再生する装置内の再生デ
イジタルビデオ信号蓄積用メモリ回路として市販
のメモリ素子を有効に利用し得ると共にアドレス
信号発生回路を共通に構成せしめ得る。

ここで、上記のデイジタルオーデイオデイスク
にデイジタルオーデイオ信号と共に記録されるデ
イジタルビデオ信号は、例えば第１図に示す如き
信号フオーマツトで記録されているものとする。
第１図は１フレーム分のデイジタルビデオ信号の
信号フオーマツトで、H₁〜H₆₈₄で示す684個のヘ
ツダー信号と、Y₁、Y₂、Y₃、Y₄、（Ｒ−Ｙ）₁、
（Ｂ−Ｙ）₁、…、（Ｂ−Ｙ）₁₁₄で示す例えばカラー
静止画像に関するコンポーネント符号化信号とよ
り構成されている。

まず、コンポーネント符号化信号について説明
するに、走査線数625本、水平走査周波数15.625k
Hzの１フレーム分のカラー映像信号のうち映像期
間の信号のみが輝度信号と色差信号（Ｂ−Ｙ）、
（Ｒ−Ｙ）とに分離されて伝送され、輝度信号は
標本化周波数9MHz、量子化数８ビツトで標本化
及び量子化され、他方２種の色差信号（Ｒ−Ｙ）
及び（Ｂ−Ｙ）は夫々標本化周波数2.25MHz、量
子化数８ビツトで標本化及び量子化される。デイ
ジタル輝度信号は前記したように、画素数と有効
走査線数との積が2¹⁸よりもわずかに小なる値と
なるように、一走査線当りの標本点数（画素数）
が456個とされ、かつ、１フレーム分の場合は有
効走査線数が572本とされる。従つて、２種のデ
イジタル色差信号（Ｒ−Ｙ）及び（Ｂ−Ｙ）の各
画素数は一走査線当り114個となる。

上記のデイジタル輝度信号及び２個のデイジタ
ル色差信号は、夫々メモリ回路を用いてデイジタ
ル輝度信号は標本化周波数88.2kHz、量子化数８
ビツトとされ、２種のデイジタル色差信号も夫々
標本化周波数88.2kHz、量子化数８ビツトとされ
る。なお、ヘツダー信号は標本化周波数44.1kHz、
量子化数16ビツトのデイジタル信号である。従つ
て、１ワードを16ビツトとすると、１ワードで２
画素データを伝送できる。

第１図において、１フレーム分のデイジタルビ
デオ信号は、各286ワードのデイジタル輝度信号
の画素データ群Y₁〜Y₄₅₆と、各286ワードのデイ
ジタル色差信号の画素データ群（Ｒ−Ｙ）₁〜（Ｒ
−Ｙ）₁₁₄、（Ｂ−Ｙ）₁〜（Ｂ−Ｙ）₁₁₄と、これらの
各画素データ群の頭初位置に合成される各６ワー
ドの計684個のヘツダー信号H₁〜H₆₈₄とが夫々時
系列的に合成されてなる計199728ワードのデイジ
タル信号となる。ここで、第１図のY₁は第２図
に示す如く、画面の最左端の縦第１列目の計572
個の輝度画素データ群を示し、１ワードの上位８
ビツトと下位８ビツトで２個の画素データが配置
される。また第１図のY₂は第２図に示す如く、
画面の左から２番目の縦第２列目の計572個の輝
度画素データ群を示し、上記と同様に１ワードの
上位８ビツトと下位８ビツトで２個の画素データ
が配置される。更にヘツダー信号の次のデイジタ
ル輝度信号Y₃は縦第３列目の計572個の画素デー
タ群、ヘツダー信号H₄の次のデイジタル輝度信
号Y₄は縦第４列目の計572個の画素データ群を示
し、更にヘツダー信号H₇の次のデイジタル輝度
信号Y₅は縦第５列目の計572個の画素データ群を
示す。

更にヘツダー信号H₅の次の（Ｒ−Ｙ）₁は第１
のデイジタル色差信号の画面上最左端の縦第１列
目の計572個の画素データ群を示し、ヘツダー信
号H₆の次の（Ｂ−Ｙ）₁は第２のデイジタル色差
信号の画面上最左端の縦第１列目の計572個の画
素データ群を示す。このように、デイジタル輝度
信号の縦方向に４列の画素データ群と２種のデイ
ジタル色差信号の縦方向に各１列の画素データ群
の計６つの画素データ群を一単位として、この単
位毎に時系列的に伝送される信号フオーマツトと
されたコンポーネント符号化信号は、後述する再
生装置内のメモリ回路を構成する６列のメモリ素
子群の夫々同一番地に各別の同一単位の６つの画
素データ群が書き込まれる。

次にヘツダー信号H₁〜H₆₈₄の信号フオーマツ
トにつき第３図と共に説明する。ヘツダー信号
H₁〜H₆₈₄の夫々は６ワードからなる。第３図に
おいて、縦方向はビツト配列を示し、上側が
MSB（モースト・シグニフイカント・ビツト）、
下側がLSB（リースト・シグニフイカント・ビツ
ト）を示し、横方向はワードを示すことは第１図
と同様である。ヘツダー信号の第１ワードには、
SYNCで示す15ビツトオール「１」の同期信号
と、LSB1ビツトに1P／2で示す伝送チヤンネル
識別コードが配置される。このコードは、デイジ
タルビデオ信号が４つの伝送チヤンネルのうちの
何チヤンネルで伝送されるかを識別させるコード
である。

次に第３図に示すヘツダー信号の第２ワード目
には、各種の識別コードが伝送される。まず、上
位４ビツトには「MODE」で示す画像種別識別
コードが配置される。このコードは記録すべきデ
イジタルビデオ信号が標準の静止画像であるか
（第１図についての前記説明はこの標準の静止画
像である場合を例にとつて説明した）、ランレン
グスコードによる動画であるか、例えば、走査線
数1125本のような高精細度、高品位の静止画像で
あるかなどを示すコードである。次に上位第５ビ
ツト目と第６ビツト目の２ビツトには「S.E」で
示す特殊効果用コードが配置され、画面に表示さ
れる静止画像に、フエードイン、画面上側又は左
側よりの画面変更等の特殊効果をもたせて表示さ
れる場合に、それを識別させるためのコードであ
る。

上記の特殊効果用コード「S.E」の次の２ビツ
トには画素識別コード「P.G」が配置され、この
コードは第４チヤンネルと第３チヤンネルの２つ
のチヤンネルを用いてデイジタルビデオ信号を伝
送する際に、何種類かの画像の夫々に応じて付し
たカテゴリーナンバーの値を示す。

更に第３図に示すヘツダー信号の第２ワードの
上位第９ビツトの「１」は２進数の「１」であ
り、この第２ワードの各種コードの値がオール
「０」となつたときに、第２ワード16ビツトすべ
てがオール「０」となつてしまうことを防止する
ために設けられている。また第10ビツト目の
「FR／」は画像情報量識別コードで、これに
より伝送されるデイジタルビデオ信号が１フレー
ム分であるか、１フイールド分であるかを識別さ
せる。またこの画像情報量識別コードの次の１ビ
ツトには「Ａ／」で示す画面伝送識別コードが
配置され、値が「１」のときは全画面に表示され
るべき静止画のデイジタルビデオ信号が伝送され
ることを示し（所謂全画面伝送）、また値が「０」
のときは画面の一部で表示されることにより、所
謂部分書き替えされるデイジタルビデオ信号が伝
送されることを示す。

更に第３図において第２ワードの第12ビツト
目、第13ビツト目の「B19W」、「B19R」で示す
各１ビツトのコードは、後述する再生装置内の２
個のメモリの書き込み指定コードと読み出し指定
コードである。

また更に、第３図に示すヘツダー信号の第２ワ
ード目の第14ビツト目から第16ビツト目（LSB）
までの計３ビツトには、「B2〜B0」で示すメモ
リ列判別コードが配置される。この判別コードは
そのヘツダー信号の直後に伝送される画素データ
群が後述するメモリを構成する６列のメモリ素子
群のうち、何列目のメモリ素子群に蓄積されるべ
きかを示しており、例えば「B0、B1、B2」が
「000」のときは第１列目のメモリ素子群に蓄積さ
れ、同様にして「100」、「010」、「110」、「001」及
び「101」のときは夫々第２列目、第３列目、第
４列目、第５列目及び第６列目のメモリ素子群に
蓄積されることを示している。

なお、第１列目〜第４列目のメモリ素子群には
デイジタル輝度信号の画素データ群が蓄積され、
第５列目のメモリ素子群には第１のデイジタル色
差信号（Ｒ−Ｙ）の画素データ群が蓄積され、更
に第６列目のメモリ素子群に第２のデイジタル色
差信号（Ｂ−Ｙ）の画素データ群が蓄積される。

次に第３図に示すヘツダー信号の第３ワード目
の上位８ビツトＡのB3〜B10、下位８ビツトＣ
のB3〜B10、更に第４ワード目の上記８ビツト
ＢのB11〜B18、下位８ビツトＤのB11〜B18は
このヘツダー信号に引続いて伝送されるビデオ信
号部の第１ワード目の上位８ビツトの第１の画素
データが蓄積されるべきメモリ回路の16ビツトの
アドレスコードを示す。なお、B3〜B10がアド
レスコードの下位バイト、B11〜B18がアドレス
コードの上位バイトを示す。ここで、世界のカラ
ーテレビジヨン信号の走査線数は主に625本又は
525本であり、デイジタルビデオ信号は実際に画
像情報を含む572本の走査線の画素データの時系
列的合成信号であるが、走査線数625本方式で伝
送されるため、走査線数525本方式で再生する場
合には、再生装置内で走査線数変換を行なつてか
らメモリ回路に蓄積する。従つて、このメモリ回
路用アドレス信号としては、走査線数625本方式
用と525本方式用での異なつた値の計２つのアド
レス値を必要とすることになる。そこで、Ａ及び
Ｂで示す上位バイト側のアドレスコード「B3〜
B18」は625本方式におけるビデオ信号部の第１
ワードの上位８ビツトの画素データのアドレス値
を示し、Ｃ及びＤの下位８ビツトに配置された16
ビツトのアドレスコード「B3〜B18」は上記第
１ワードの上位８ビツトの画素データを走査線数
525本方式に変換したときの画素データのアドレ
ス値を示す。

更に第３図において、ヘツダー信号の第５ワー
ド目と第６ワード目は予備のための２ワードであ
り、通常はオール「０」である。再生装置側では
この２ワードは予めオール「０」であることがわ
かつているので、この２ワードを検出することな
く、次の画素データ群を検出する。

次に第１図に示す信号フオーマツトのデイジタ
ルビデオ信号が記録された記録媒体を再生する再
生装置は、上記のコンポーネント符号化信号を同
時化するためにメモリ回路に再生コンポーネント
符号化信号を書き込み、これを所定速度で読み出
す。すなわち、第４図に示した入力端子１より入
来した再生コンポーネント符号化信号は、メモリ
回路２に供給され、ここでアドレス信号発生回路
３よりのアドレス信号により指定されたアドレス
に書き込まれる。また書込まれたコンポーネント
符号化信号のうち輝度画素データ群は標本化周波
数9MHz、量子化数８ビツトで読み出され、各デ
イジタル色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）は夫々
別々に標本化周波数2.25MHz、量子化数８ビツト
で読み出され、DA変換器４に供給される。これ
によりDA変換器４より輝度信号が出力端子５へ
出力され、色差信号（Ｒ−Ｙ）、（Ｂ−Ｙ）が出力
端子６，７へ出力される。

ここで、メモリ回路２は前記した如く６列のメ
モリ素子群２−１〜２−６からなり、各列のメモ
リ素子群は再生しようとする量子化ビツト数に等
しい数の64kRAMからなる。これら６列のメモ
リ素子群のうち第１列目から第４列目までのメモ
リ素子群２−１〜２−４には同じ単位内の４つの
輝度画素テーダ群か夫々別々に同一アドレスに蓄
積され、また２種のデイジタル色差信号の画素デ
ータ群は第５列目と第６列目のメモリ素子群２−
５，２−６の同一アドレスに別々に蓄積される。
従つて、各画素データは走査線１本当り計114の
アドレスに蓄積されることになる。

しかして、第１図及び第２図と共に説明したよ
うに、再生コンポーネント符号化信号は、走査線
数変換を容易に行なえるように、画面上縦方向の
画素データが、一ワードの上位８ビツト、同一ワ
ードの下位８ビツト、次のワードの上位８ビツ
ト、…という順序で順次に伝送されてメモリ回路
２に供給されるから、メモリ回路２の書き込みア
ドレスは各ワードの下位８ビツトの画素データの
それは同一ワードの上位８ビツトの画素データの
それに対して「114」、すなわち16進法で「0072」
なる値だけ大にする必要があり、同様に或る任意
のワードの上記８ビツトに配置された画素データ
の書き込みアドレスはその直前の一ワードの下位
８ビツトに配置された画素データの書き込みアド
レスよりも16進法で「0072」なる値だけ大にする
必要がある。このようにして書き込みを行なう
と、メモリ回路２からは読み出しアドレスを
「0001」ずつ増加させることにより、書き込まれ
た画素データが走査線方向に、かつ、画面の上か
ら下の方向へ読み出されることになる。

従つて、アドレス信号発生回路３はメモリ書き
込み時には第３図に示したアドレスコード「B3
〜B18」の値に基づいてヘツダー信号の直後の画
素データ群の第１ワード目の上位８ビツトの画素
データのアドレス値を発生し、以後量子化数８ビ
ツトの画素データがメモリ回路２に供給される毎
に16進法で「0072」ずつ増加する、16ビツトのア
ドレス信号を発生してメモリ回路２へ出力する。
ここで再生画素データは図示しない切換スイツチ
により伝送路が286ワードの各画素データ群毎に
切換えられてメモリ素子群２−１〜２−６のいず
れか一のメモリ素子群に順次巡回的に印加され
る。

いま、第１図のヘツダー信号H₁が再生された
ものとすると、アドレス信号発生回路３は16進法
で「0000」なる値の16ビツトのアドレス信号を発
生してメモリ回路２に供給する。また一方、デイ
ジタル輝度信号の画素データ群Y₁の第１ワード
の上位８ビツトの画素データがメモリ素子群２−
１に印加され、そのアドレス「0000」に書き込ま
れる。

次にアドレス信号発生回路３は16進法での値が
「0072」であるアドレス信号を発生する。しかる
後に、画素データ群Y₁の第１ワードの下位８ビ
ツトの画素データがメモリ素子群２−１に印加さ
れ、そのアドレス「0072」に書き込まれる。以
下、上記と同様にして画素データ群Y₁の各画素
データはメモリ素子群２−１の「0072」ずつ増加
する各アドレスに書き込まれる。

同様にして、画素データ群Y₂、Y₃、Y₄の各画
素データはメモリ素子群２−２，２−３，２−４
に書き込まれ、また画素データ群（Ｒ−Ｙ）₁、
（Ｂ−Ｙ）₁はメモリ素子群２−５，２−６に書き
込まれ、それらのアドレスは「0000」、「0072」、
「00E4」、「0156」、…というように「0072」ずつ
増加する。そして、次に入来する画素データ群
Y₅の各画素データはメモリ素子群２−１に書き
込まれるが、その書き込みアドレスは「0001」、
「0073」、「00E5」、「0157」、…というように16進
法で「0072」なる値ずつ増加する。また画素デー
タ群Y₅と同一単位を構成する残りの画素データ
群Y₆、Y₇、Y₈、（Ｒ−Ｙ）₂、（Ｂ−Ｙ）₂はメモリ
素子群２−２〜２−６の各アドレス「0001」、
「0073」、…に書き込まれる。以下上記と同様の動
作が繰り返され、最後の単位の画素データ群
Y₄₅₃、Y₄₅₄、Y₄₅₆、（Ｒ−Ｙ）₁₁₄、（Ｂ−Ｙ）₁₁₄は
メモリ素子群２−２〜２−６の各アドレス
「0071」、「00E3」、「0155」、…に書き込まれる。

メモリ回路２の読み出し時にはアドレス信号発
生回路３からの共通の読み出しアドレスが
「0001」ずつ増加し、メモリ素子群２−１〜２−
６の書き込み画素データが一括して並列に読み出
される。ただし、読み出し速度はメモリ素子群２
−１〜２−４と２−５及び２−６とでは異なる。

本発明は、このようにアドレス信号の一定の値
（ここでは16進法で「0072」なる値）間隔で発生
するアドレス信号発生回路に関するものであり、
以下その一実施例について第５図と共に説明す
る。

第５図は本発明になるアドレス信号発生回路の
一実施例の回路系統図を示す。同図中、初期状態
においてはラツチドライバ８Ｌ及び８Ｕには16進
法の値「00」（以下値はすべて16進法での値とす
る）が夫々入力端子２０，２１に入来するラツチ
パルスによりラツチされている。入力端子９，１
０には夫々時分割的に、かつ、動作開始時にのみ
ドライブパルス（以下「制御信号」という）が入
来する。まず、入力端子９に制御信号が入来して
ラツチドライバ８Ｌがドライブされて「00」なる
値の、すなわち８ビツトオール“０”の信号が８
ビツトの伝送路を介して加算器１３Ｕ及び１３Ｌ
に４ビツトずつ供給される一方、８ビツトの伝送
路を介して出力端子１８₁〜１８₈より16ビツトの
アドレス信号の下位８ビツトのアドレス信号とし
て出力される。次に入力端子１０に制御信号が入
来してラツチドライバ８Ｕがドライブされて
「00」なる値の信号が８ビツトの伝送路を介して
加算器１３Ｕ及び１３Ｌに４ビツトずつ供給され
る一方、８ビツトの伝送路を介して出力端子１８
_１〜１８₈より16ビツトのアドレス信号の上位８ビ
ツトのアドレス信号として出力される。すなわ
ち、出力端子１８₁〜１８₈よりアドレス信号が下
位８ビツト、上位８ビツトの順で時分割的に取り
出されるが、その最初の値は「0000」となる。

ここで、入力端子９又は１６に制御信号が入来
するときはこれに位相同期してローレベルとな
り、他方、入力端子１０又は１７に制御信号が入
来するときはこれに位相同期してハイレベルとな
る信号が入力端子１１を介してゲート回路１２に
供給され、ここで位相反転されて、加算器１３Ｕ
の下位３ビツトの各入力端子及び加算器１３Ｌの
第７ビツト目の入力端子に夫々印加される。加算
器１３Ｕ及び１３Ｌは夫々８ビツトの入力端子の
上位４ビツトの信号と下位４ビツトの信号を夫々
加算してその加算結果を４ビツトの出力端子より
出力する構成とされており、更に加算器１３Ｕの
キヤリイ出力はラツチ回路１４によりラツチさ
れ、そのラツチ出力が加算器１３Ｌに供給される
構成とされている。また加算器１３Ｕの第５ビツ
ト目の入力端子と加算器１３Ｌの第５、第６及び
第８ビツト目の入力端子とには夫々ローレベルの
信号が固定的に印加されている。

従つて、入力端子９に制御信号が入来すると同
時に、加算器１３Ｕから８ビツトの伝送路を介し
てラツチドライバ１５Ｌ，１５Ｕの上位４ビツト
の入力端子に値「７」の信号が供給され、加算器
１３Ｌから８ビツトの伝送路を介してラツチドラ
イバ１５Ｌ，１５Ｕの下位４ビツトの入力端子に
値「２」の信号が印加される。しかる後に入力端
子２２にラツチパルスが入来するので、この値
「72」の８ビツトの信号は２番目のアドレス値の
下位８ビツト（下位バイト）の信号としてラツチ
ドライバ１５Ｌによりラツチされる。

次に前記の入力端子１０よりの制御信号により
ラツチドライバ８Ｕから初期値「0000」の上位８
ビツトの値「00」の８ビツトの信号が出力され、
またこの時入力端子１１にはハイレベルの信号が
入来してゲート回路１２の出力信号がローレベル
となるので、加算器１３Ｕ，１３Ｌからは夫々値
「０」の４ビツトの信号が出力され、次に入来す
る入力端子２３よりのラツチパルスにより、この
値「00」の８ビツトの信号は２番目のアドレス値
の上位８ビツト（上位バイト）の信号としてラツ
チドライバ１５Ｕによりラツチされる。

次に入力端子１６に制御信号が入来すると共
に、入力端子１１の入力信号がローレベルに切換
わる。これによりラツチドライバ１５Ｌにラツチ
されていた前記の値「72」の８ビツトの信号は出
力端子１８₁〜１８₈へアドレス信号の下位８ビツ
トの信号として並列に出力される。またこれと同
時に、ラツチドライバ１５Ｌの値「７」の上位４
ビツトの信号が加算器１３Ｕの上位４ビツトの入
力端子に印加され、値「２」の下位４ビツトの信
号が加算器１３Ｌの上位４ビツトの入力端子に印
加される。また前記した如く、ゲート回路１２か
らはハイレベルの信号が再び出力され、加算器１
３Ｕの下位３ビツトの入力端子と加算器１３Ｌの
第７ビツト目の入力端子に夫々印加される。従つ
て、加算器１３Ｕからは値「７」と「７」との加
算の結果、値「Ｅ」の信号が取り出され、加算器
１３Ｌからは値「２」と「２」との加算の結果、
値「４」の信号が取り出される。加算器１３Ｕ，
１３Ｌから取り出された値「Ｅ」、「４」の信号は
ラツチドライバ１５Ｌに次に入力端子２２に入来
するラツチパルスによりラツチされる。従つて、
ラツチドライバ１５Ｌは値「72」の８ビツトの信
号を２番目のアドレス値の下位バイトの信号とし
て出力した後、値「E4」の８ビツトの信号を３
番目のアドレス値の下位バイトの信号としてラツ
チする。

次に入力端子１７に制御信号が入来し、また入
力端子１１の信号が再びハイレベルとなりゲート
回路１２の出力信号がローレベルとなる。これに
より、ラツチドライバ１５Ｕから出力端子１８₁
〜１８₈へアドレス信号の上位８ビツトの信号と
して値「00」の信号が並列に出力される。従つ
て、アドレス信号の２番目のアドレス値は
「0072」となる。また、これと同時に、加算器１
３Ｕは上位４ビツトに入力されたラツチドライバ
１５Ｕの上位４ビツトの値「０」の信号と、下位
４ビツトに入力された値「０」の信号との加算を
行なつて値「０」の信号を出力し、他方、加算器
１３Ｌは上位４ビツトに入力されたラツチドライ
バ１５Ｕの下位４ビツトの値「０」の信号と、下
位４ビツトに入力された値「０」の信号との加算
を行なつて値「０」の信号を出力する。これらの
加算器１３Ｕ，１３Ｌの出力信号はラツチドライ
バ１５Ｕに次に入力端子２３に入来するラツチパ
ルスによりラツチされる。従つて、ラツチドライ
バ１５Ｕは値「00」の８ビツトの信号を出力した
後、値「00」の８ビツトの信号をラツチする。従
つて、アドレス信号の３番目のアドレス値は
「00E4」となる。

次に入力端子１６に再び制御信号が入来し、ま
た入力端子１１の入力信号が再びローレベルとな
る。これにより、ラツチドライバ１５Ｌは出力端
子１８₁〜１８₈へアドレス信号の３番目のアドレ
ス値の下位８ビツトの信号として、それまでラツ
チしていた値「E4」の８ビツトの信号を出力端
子１８₁〜１８₈へ並列に出力し、また加算器１３
Ｕは上記４ビツトに入力されたラツチドライバ１
５Ｌの上位４ビツトの値「Ｅ」の信号と、下位４
ビツトにゲート回路１２等から入力された値
「７」の信号との加算を行なつてそのキヤリイ出
力端子よりキヤリイ信号を出力してラツチ回路１
４にラツチされると共に、４ビツトの出力端子よ
り値「５」の信号の出力する。一方、加算器１３
Ｌは上位４ビツトに入力されたラツチドライバ１
５Ｌの下位４ビツトの値「４」の信号と、下位４
ビツトにゲート回路１２等から入力された値
「２」の信号との加算を行なつて、その４ビツト
の出力端子から値「６」の信号を出力する。

これらの加算器１３Ｕ，１３Ｌの出力信号はラ
ツチドライバ１５Ｌにて次に入力端子２２に入来
するラツチパルスにより値「56」の信号としてラ
ツチされる。

次に今度は入力端子１７に制御信号が入来し、
また入力端子１１の信号がローレベルに切換わ
る。これにより、ラツチドライバ１５Ｕは出力端
子１８₁〜１８₈へ３番目のアドレス値の上位８ビ
ツトの信号として、値「00」の信号を並列に出力
する。また加算器１３Ｕは上位４ビツトに入力さ
れたラツチドライバ１５Ｕの上位４ビツトの値
「０」の信号と、下位４ビツトに入力された値
「０」の信号との加算を行なつて値「０」の信号
を出力する。一方、加算器１３Ｌは上位４ビツト
に入力されたラツチドライバ１５Ｕの下位４ビツ
トの値「０」の信号と、下位４ビツトに入力され
た「０」の信号と、更にラツチ回路１４から入力
された信号との加算を行なつて値「１」の信号を
出力する。しかる後に、入力端子２３にラツチパ
ルスが入来するのでラツチドライバ１５Ｕが加算
器１３Ｕ，１３Ｌよりの値「01」の信号をラツチ
する。次に入力端子１６に制御信号が入来すると
共に、入力端子１１の信号がハイレベルとなり、
かつ、入力端子１９よりラツチ回路１４へクリア
パルスが供給される。これにより、ラツチドライ
バ１５Ｌは値「56」の８ビツトの信号を出力端子
１８₁〜１８₈へ４番目のアドレス値の下位バイト
信号として出力した後、その後に入来する入力端
子２２よりのラツチパルスにより値「C8」の信
号をラツチする。

以下、上記と同様の動作が繰り返されることに
より、出力端子１８₁〜１８₈には値「0072」ずつ
増加するアドレス信号が下位８ビツト、上位８ビ
ツトの順で順次出力されていく。なお、第１図に
示した信号フオーマツトのコンポーネント符号化
信号再生時には、ラツチドライバ８Ｌ，８Ｕの初
期値としてヘツダー信号H₆m−₅〜H₆m（ｍは１
〜114）再生直後の６つの画素データ群再生時に
は、10進法ではｍ−１となる値の上位８ビツト、
下位８ビツトが夫々ラツチされる。

なお、本発明は本出願人が先に提案したオーデ
イオデイスクレコードの再生装置内のデイジタル
ビデオ信号蓄積用メモリ回路のアドレス信号発生
回路以外にも、一定値おき毎にアドレス値が変化
していくアドレス信号を発生する回路として広く
適用することができる。

上述の如く、本発明になるアドレス信号発生回
路は、発生されるべきアドレス信号の全ビツトの
2kのうち上位ビツト側のｋビツト信号を出力す
る第１のラツチドライバと、上記アドレス信号の
下位ビツト側のｋビツト信号を出力する第２のラ
ツチドライバと、一定値の信号を上位ｌビツト側
（ただし、ｌは自然数でｌ＜ｋ）の値と下位ｋ−
ｌビツト側の値とに分けて交互に発生する回路
と、該一定値の信号の上位ビツト側又は下位ビツ
ト側の値と該第１又は第２のラツチドライバの上
位ｌビツトの出力信号とを夫々加算しその加算出
力を該第１又は第２のラツチドライバに上位ｌビ
ツトの信号としてラツチさせる第１の加算器と、
該一定値の信号の上位ビツト側又は下位ビツト側
の値と該第１又は第２のラツチドライバの下位ｋ
−ｌビツトの出力信号とを夫々加算しその加算出
力を該第１又は第２のラツチドライバに下位ｋ−
ｌビツトの信号としてラツチさせる第２の加算器
と、該第１の加算器のキヤリイ信号は該第２の加
算器に供給し、該第２の加算器のキヤリイ信号は
該第１の加算器に供給して加算する手段と、該第
１及び第２のラツチドライバを上記一定値の上記
上位ｌビツトの値と下位ｋ−ｌビツトの値の切換
出力タイミングに同期して交互に動作させて第１
及び第２のラツチドライバよりアドレス信号の時
分割的に取り出すドライバ制御手段とよりなるた
め、デイジタルデータをメモリの一定値おき毎の
アドレスに順次に書き込ませる（又は読み出させ
る）アドレス信号の発生回路を、アドレス信号の
全ビツトを同時に出力する回路構成に比し簡単な
回路構成とすることができ、特に画素データを画
面の縦方向の順で伝送し、蓄積画素データを画面
横方向（走査線方向）に読み出すようなメモリの
アドレス信号発生回路に適用して特に好適である
等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明を適用し得るデイジタルオーデ
イオデイスク再生装置で再生すべきデイジタルビ
デオ信号の信号フオーマツトの一例を示す図、第
２図は画面における画素及びその伝送順序を説明
するための図、第３図は第１図図示の信号中のヘ
ツダー信号の信号フオーマツトの一例を示す図、
第４図は本発明を適用し得るデイジタルオーデイ
オデイスク再生装置の要部の一例を示すブロツク
系統図、第５図は本発明の一実施例を示す回路系
統図である。１……再生コンポーネント符号化信号入力端
子、２……メモリ回路、３……アドレス信号発生
回路、８Ｌ，８Ｕ……ラツチドライバ、９〜１１
……入力端子、１３Ｌ，１３Ｕ……加算器、１４
……ラツチ回路、１５Ｌ，１５Ｕ……ラツチドラ
イバ、１８₁〜１８₈……アドレス信号出力端子。

Claims

【特許請求の範囲】

１デイジタルデータを一定値おき毎のアドレス
に順次に書き込むか又は読み出すメモリのアドレ
ス信号発生回路において、発生されるべきアドレ
ス信号の全ビツト2kのうち上位ビツト側のｋビ
ツト信号を出力する第１のラツチドライバと、該
アドレス信号の下位ビツト側のｋビツト信号を出
力する第２のラツチドライバと、上記一定値の信
号を上記ｌビツト側（ただし、ｌは自然数でｌ＜
ｋ）の値と下位ｋ−ｌビツト側の値とに分けて交
互に発生する回路と、該一定値の信号の上記ビツ
ト側又は下位ビツト側の値と該第１又は第２のラ
ツチドライバの上位ｌビツトの出力信号とを夫々
加算しその加算出力を該第１又は第２のラツチド
ライバに上位ｌビツトの信号としてラツチさせる
第１の加算器と、該一定値の信号の上記ビツト側
又は下位ビツト側の値と該第１又は第２のラツチ
ドライバの下位ｋ−ｌビツトの出力信号とを夫々
加算しその加算出力を該第１又は第２のラツチド
ライバに下位ｋ−ｌビツトの信号としてラツチさ
せる第２の加算器と、該第１の加算器のキヤリイ
信号は該第２の加算器に供給し、該第２の加算器
のキヤリイ信号は該第１の加算器に供給して加算
する手段と、該第１及び第２のラツチドライバを
上記一定値の上記上位ｌビツトの値と下位ｋ−ｌ
ビツトの値の切換出力タイミングに同期して交互
に動作させて該第１及び第２のラツチドライバよ
りアドレス信号を時分割的に取り出すドライバ制
御手段とよりなることを特徴とするアドレス信号
発生回路。