DE3337544A1 - Adresssignalerzeugungsschaltung fuer eine speicherschaltung - Google Patents

Description

-5-VICTOR COMPANY OF JAPAN, LTD., Yokohama, Japan

Adreßsignalerzeugungsschaltung für eine Speicherschaltung

Die vorliegende Erfindung betrifft Adreßsignalerzeugungsschaltungen für Speicherschaltungen und im besonderen eine Adreßsignalerzeugungsschaltung, die ein Adreßsignal erzeugt, das einen Wert anzeigt, der sich mit einem vorbestimmten Wert ändert, und führt das erzeugte Adreßsignal zu einer Speicherschaltung.

Wenn Daten in eine vorbestimmte Adresse in einer '■ Speicherschaltung eingeschrieben werden sollen und wenn Daten von einer vorbestimmten Adresse in der Speicherschaltung ausgelesen werden sollen, ist es notwendig, wie allgemein bekannt, ein Adressensignal zu verwenden, das die vorbestimmte Adresse kennzeichnet. Der Wert eines derartigen Adressensignals wird normalerweise um eins variiert. Jedoch abhängend von der Art der Daten, die in die Speicherschaltung eingeschrieben oder ausgelesen werden sollen, ist es notwendig, den Wert des Adressensignals um einen vorbestimmten Wert zu variieren.

Es gibt ein Wiedergabegerät, das aufgezeichnete Signale von einem Aufzeichnungsmedium wiedergibt, auf dem ein komponentencodiertes Signal aufgezeichnet ist. Das komponentencodierte Signal ist ein Signal, in dem BiIdelementdaten eines digitalen Luminanzsignals und Bildelementdaten von zwei Arten von digitalen Farbdifferenz-' signalen zeitsequentiell multiplext sind. Das digitale Luminanzsignal erhält man dadurch, daß man ein Luminanzsignal, das ein Standbild betrifft, einer digitalen Im-pulsmodulation unterzieht. Die zwei Arten von digitalen Farbdifferenzsignalen werden dadurch erhalten, daß man

zwei Arten von Farbdifferenzsignalen, die das Standbild betreffen, einer digitalen Impulsmodulation uaterzieht. In dem oben beschriebenen Wiedergabegerät ist eine Speicherschaltung ausgebildet. Das komponentencodierte Signal, dem beispielsweise ein Vollbild (oder ein Teilbild) entspricht, wird in die Speicherschaltung eingeschrieben, und die Signale, die das komponentencodierte Signal bilden, das in die Speicherschaltung eingeschrieben ist, werden gleichzeitig parallel ausgelesen. Diese das komponentencodierte Signal bildenden Signale werden wiederholt in einer vorbestimmten Reihenfolge ausgelesen. Weil eine Anzeigeeinrichtung zum Anzeigen des Signals, das von der Speicherschaltung ausgelesen wird, im allgemeinen horizontal von links nach rechts des Bildes tastet und vertikal von oben nach unten des Bildes mit einer vorbestimmten Geschwindigkeit tastet, werden die Bildelementdaten, die das komponentencodierte Signal bilden, das in die Speicherschaltung eingeschrieben ist, von der Speicherschaltung in Übereinstimmung mit dieser Abtastfolge ausgelesen.

Wenn jedoch die Anzahl der Abtastzeilen umgesetzt werden soll, um so die Bildelementdaten eines Systems, das sich 625 Abtastzeilen bedient, in die Bildelementdaten eines Systems umzusetzen, das sich 525 Abtastzeilen bedient, werden die Bildelementdaten in einer Abtastzeile des 525-Zeilensystems von den Bildelementdaten des 625-Zeilensystems in zwei aneinander angrenzenden Zeilen umgeformt, nämlich eine Abtastzeile in dem Bild, das das erste Teilbild(gerade Teilbild) und eine Abtastzeile in dem Bild, das das zweite Teilbild (gerades Teilbild) betrifft. Um deshalb die Umwandlung zu vereinfachen, werden die Bildelementdaten des komponentencodierten Signals bevorzugt von oben nach unten des Bildes (d.h. die Bildelementdaten des ersten Teil-

bildes und die Bildelementdaten des zweiten Teilbildes werden abwechselnd übertragen) und von links nach rechts des Bildes übertragen.

Das komponentencodierte Signal, das auf dem Aufzeichnungsmedium aufgezeichnet ist, kann z.B. aus einer Bildelementdatengruppe gebildet werden, die Bildelementdaten aufweist, die in einer Reihenfolge von Bildelementdaten, die an dem obersten Abschnitt des Bildes bis zu Bildelementdaten, die an dem obersten Abschnitt des Bildes angezeigt werden, zu Bildelementdaten, die an dem untersten Abschnitt des Bildes angezeigt werden, und von Bildelementdaten, die an dem linken äußersten ; Abschnitt des Bildes angezeigt werden, zu Bildelementen, die in dem äußersten rechten Abschnitt des Bildes dargestellt werden, angeordnet sind. In diesem Fall werden die Bildelementdaten, die in einer Reihenfolge verschieden von der Auslesereihenfolge angeordnet sind, aufeinanderfolgend zu der Speicherschaltung in dem Wiedergabegerät geführt. Folglich unterscheidet sich in diesem Fall der Wert der Einschreibadresse in den Speicher und der Wert der Ausleseadresse in dem Speicher um verschiedene Werte. Wenn deshalb beispielsweise angenommen wird, daß die Bildelementdaten, die in Orten in Übereinstimmung mit der Abtastfolge der zuvor beschriebenen Anzeigeeinrichtung angezeigt werden sollen, durch Inkrementieren der Ausleseadresse in der Speicherschaltung mit eins von ⁿ0" aufeinanderfolgend ausgelesen werden, muß die Einschreibadresse mit einem Wert variiert werden, der die absolute Zahl von in einer Abtastzeile dargestellten Bildelementdaten ist oder der eine ganzzahlige Division dieser absoluten Zahl ist. D.h., wenn 114 Bildelemente in einer Abtastzeile dargestellt werden, werden die Bildelementdaten, die in dem obersten und dem äußersten linken Abschnitt des Bildes

angeordnet sind, und die zuerst zu der Speicherschaltung geführt werden, in die Adresse ^w0ⁿ eingeschrieben. Die Bildelementdaten, die in der zweiten Abtastzeile in dem obersten (erste Abtastzeile des zweiten Teilbildes) und dem äußersten linken Abschnitt des Bildes angeordnet sind und die nachfolgend zu der Speicherschaltung geführt werden, werden in die Adresse "114" eingeschrieben. Die Bildelementdaten, die in der dritten Abtastzeile in dem obersten (der zweiten Abtastzeile des ersten Teilbildes) und dem äußersten linken Abschnitt des Bildes angeordnet sind und die nachfolgend zu der Speicherschaltung geführt werden, werden in die Adresse "228" eingeschrieben. Wenn alle Bildelementdaten, die in dem äußersten linken Abschnitt des Bildes in die Speicherschaltung eingeschrieben sind, werden die Bildelementdaten, die an dem obersten Abschnitt, der der zweite von dem äußersten linken Abschnitt des Bildes ist, zu der Speicherschaltung geführt, und die Bildelementdaten von dem obersten bis zu dem untersten Abschnitt des Bildes werden anschließend in ähnlicher Weise zu der Speicherschaltung geführt. Die Einschreibadresse wird somit mit 114 von der Adresse M" aufeinanderfolgend inkrementiert.

In dem obigen Fall muß die Ausleseadresse mit eins von "0" inkrementiert werden, wenn die Einschreibadresse mit eins von "0" inkrementiert wird. Wenn sich die Reihenfolge, mit der die Daten zu der Speicherschaltung geführt werden, von der Auslesereihenfolge unterscheidet, ist es notwendig, die Einschreibadresse oder die Ausleseadresse mit einem vorbestimmten Wert zu variieren.

Der vorliegenden Erfindung liegt deshalb die Aufgabe zugrunde, eine Adreßsignalerzeugungsschaltung zu schaffen, bei der die oben angeführten Nachteile überwunden sind.

Die Aufgabe der Erfindung wird durch die Merkmale des kennzeichnenden Teile des Patentanspruchs 1 gelöst.

Gemäß der vorliegenden Erfindung wird eine neue und nützliche AdreßsignalerzeugungBSchaltung für eine Speicherschaltung geschaffen, die die oben beschriebenen Anforderungen erfüllt.

Gemäß der vorliegenden Erfindung wird eine Adreßsignalgeneratorschaltung für eine Speicherschaltung ausgebildet, die alle Bits in dem Adressensignal in obere Bits und untere Bits so unterteilt, daß das Adressensignal in ein Signal entsprechend den oberen Bits und ein Signal entsprechend den unteren Bits unterteilt wird, und die den oberen und den unteren Bits entsprechenden Signale zeitsequentiell erzeugt. Gemäß der Adreßsignalerzeugungsschaltung der vorliegenden Erfindung kann die Anzahl der Ausgangsanschlüsse geringer sein als die absolute Zahl der Bits in dem Adressen-Signal. Deshalb wird der Schaltungsaufbau der Adreßsignalerzeugungsschaltung gemäß der Erfindung verglichen zu dem Schaltungsaufbau einer Adreßsignalerzeugungsschaltung, die gleichzeitig alle der Bits in dem Adressensignal erzeugt, wesentlich vereinfacht.

Ferner wird gemäß der Erfindung eine Adreßsignalgeneratorschaltung für eine Speicherschaltung ausgebildet, die einem ersten Speichertreiber zum Erzeugen eines Signals, das den oberen m (m ist eine ganze Zahl) Bits unter einer Summe von 2m-Bits in dem Adressensignal entspricht, das erzeugt werden soll, die einen zweiten Speiehertreiber zum Erzeugen eines Signals entsprechend den unteren m Bits in dem Adressensignal, Schaltungen zum Unterteilen eines Signals, das einen vorbestimmten Wert aufweist, in Signale mit Werten die

den oberen m Bits und den unteren m Bits des vorbestimmten Wertes entsprechen und zum abwechselnden Erzeugen dieser Signale, einen ersten Addierer zum Addieren wenigstens des Wertes von η (η ist eine ganze Zahl und n<m) Bits in dem Signal, das den vorbestimmten Wert aufweist und des Wertes von den oberen η Bits in dem Ausgangssignal des ersten oder zweiten Speichertreibers und zum Erzeugen eines n-Bitsignals, das den oberen η Bits in dem ersten und

1ß dem zweiten Speichertreiber entspricht, einen zweiten Addierer zum Addieren wenigstens des Wertes von m-n Bits in dem Signal, das den vorbestimmten Wert aufweist und die unteren m-n Bits des Ausgangssignals des ersten oder zweiten Speichertreibers und zum Erzeugen eines (m-n)-Bitsignals, das den unteren (m-n) Bits in dem ersten und dem zweiten Speichertreiber entspricht, Einrichtungen zum Zuführen eines Übertragsignals des ersten Addierers zu dem zweiten Addierer, um so das Übertragssignal mit einem anderen Eingangssignal des zweiten Addierers zu addieren, und zum Zuführen eines Übertragssignals des zweiten Addierers zu dem ersten Addierer, um so das Übertragssignal mit einem anderen Eingangssignal des ersten Addierers zu addieren, und Treibersteuereinrichtungen zum abwechselnden Ansteuern des ersten und zweiten Speichertreibers, damit der erste und zweite Speichertreiber zeitunterteilt das Signal erzeugt, dem die oberen Bits in dem Adressensignal entsprechen und das Signal erzeugt, dem die unteren Bits in dem Adressensignal entsprechen, aufweist.

Gemäß der vorliegenden Erfindung ist es möglich, ein Adressensignal zu erzeugen, das einen Wert anzeigt, der mit einem vorbestimmten Wert variiert. Dabei weist die Adreßsignalerzeugungsschaltung eine einfache

Konstruktion auf. Ferner ist die Adreßsignalerzeugungsschaltung gemäß der vorliegenden Erfindung besonders wirkungsvoll, wenn eine Speicherschaltung, die Bildelementdaten einschreibt, die in einer vertikalen Folge von links nach rechts (oder rechts nach links) des Bildes übertragen werden, und die nachfolgend die eingeschriebenen Bildelementdaten in einer Folge von oben nach unten und von links nach rechts des Bildes ausliest, in der die Bildelemente dargestellt werden sollen.

Ausführungsbeispiele der Erfindung werden nachfolgend an Hand der Zeichnungen näher erläutert.

Es zeigen:

F I G . 1 ein Beispiel eines Signalformates eines digitalen Videosignals, das zu einer Speicherschaltung geführt wird;

F I G . 2 ein Beispiel eines Signalformates einer Bildelementgruppe innerhalb des in FIG. 1 gezeigten Signalformates;

F Ϊ G . 3 ein Beispiel eines Signalformates eines Kopfsignals innerhalb des in FIG. 1 gezeigten Signalformates;

F I G . 4 ein Beispiel eines Signalformates eines digitalen Signals, wenn das in FIG. 1 gezeigte digitale Videosignal gerade auf dem Aufzeichnungsmedium zusammen mit anderen Signalen aufgezeichnet wird;

F I G . 5 ein systematisches Blockdiagramm eines Beispiels eines Wiedergabegerätes mit einer Erzeugungsschaltung für ein Adreßsignal gemäß der vorliegenden Erfindung;

F I G . 6 ein systematisches Blockdiagramm eines Beispiels einer Speicherschaltung und einer Erzeugungsschaltung für ein Adreßsignal innerhalb des in FIG. 5 gezeigten Blockdiagramms; und

F I G . 7 ein systematisches Schaltungsdiagramm eines Ausführungsbeispiels einer Erzeugungsschaltung für ein Adreßsignal gemäß der vorliegenden Erfindung.

AIs erstes wird vor der Beschreibung der Erzeugungsschaltung für das Adreßsignal gemäß der vorliegenden Erfindung, die Beschreibung für ein vorausgegangenes Aufzeichnungssystem und Wiedergabegerät für ein digitales Videosignal gegeben, das mit der Erzeugungsschaltung für das Adreßsignal gemäß der vorliegenden Erfindung versehen ist. Das vorausgegangene vorgeschlagene Aufzeichnungssystem und Wiedergabegerät ist in der DE-OS 33 13 696.3 offenbart, in der der Anmelder der gleiche Anmelder wie bei der vorliegenden Erfindung ist. Gemäß diesem Aufzeichnungssystem wird ein digitales Videosignal, in dem ein Produkt der Anzahl von Luminanzbildelementen in einer Abtastzeile und die Anzahl der effektiven Abtastzeilen in einem Bild eines genorm+en Fernsehsystems auf

1R 1 ft

einen Wert auf nahe 2 ansteigen, aber nicht 2 übersteigend festgelegt wird, zeitsequentiell mit einem digitalen Tonsignal multiplext und auf einem Aufzeichnungsmedium aufgezeichnet. Somit kann eine Speicherschaltung in dem Wiedergabegerät, das die aufgezeichneten Signale von diesem Aufzeichnungsmedium wiedergibt, das das wiedergegebene digitale Videosignal speichert, aus handelsüblichen Speicherelementen aufgebaut werden. Ferner kann eine Erzeugungsschaltung für das Adreßsignal gemeinsam für jedes der Speicherelemente in der Speicherschaltung verwendet werden.

Es wird angenommen, daß das digitale Videosignal, das auf einer digitalen Tonplatte zusammen mit dem digitalen Tonsignal aufgezeichnet ist, mit einem in FIG. 1 gezeigten Signalformat beispielsweise aufgezeichnet ist. FIG. 1 zeigt das Signalformat des digitalen Videosignals, das einem Vollbild entspricht. Das einem Vollbild entsprechende digitale Videosignal

wird gebildet aus 684 Kopfsignalen H₁ bis HygoA, und komponentencodierten Signalen Yy₁, Yy₂* YyV ^V4» (R-Y)_v1, (B-Y)_v1, ..., und (B-Y)y_1iZf, die ein Farbstandbild betreffen.
5

Die Beschreibung wird als erstes bezüglich des komponentencodierten Signals gegeben. Unter dem Farbvideosignal mit 625 Abtastzeilen, mit einer horizontalen Abtastfrequenz von 15,625 kHz und übereinstimmend mit einem Vollbild, wird nur das Signal innerhalb der Videoperiode in das Luminanzsignal und die Farbdifferenzsignale (R-Y) und (B-Y) unterteilt und übertragen. Das Luminanzsignal wird mit einer Abtastfrequenz von 9 MHz abgetastet und mit einer Quantisierungszahl von 8 Bits quanbisiert. Wie in der DE-AS 33 13 696.3 offenbart, ist die Anzahl der Abtastpunkte (Bildelemente) des Luminanzsignals in einer Abtastzeile auf 456 festgelegt, damit das Produkt der Anzahl der Bildelemente und der Anzahl der effektiven Abtastzeilen einen Wert annimmt, der nahe bis

1R 18

2 ansteigt, aber geringer als 2 ist. Zusätzlich ist die Anzahl der effektiven Abtastzeilen auf 572 für ein Vollbild festgelegt. Folglich wird die Anzahl der Bildelemente der zwei Arten von digitalen Farbdifferenzsignalen (R-Y) und (B-Y) in einer Abtastzeile jeweils gleich 114. '

Durch Verwenden einer Speicherschaltung wird das digitale Luminanzsignal ein Signal mit einer Abtastfrequenz von 88,2 kHz und mit einer Guantisierungszahl von 8 Bits, und die zwei Arten von digitalen Farbdifferenzsignalen werden ein Signal mit einer Abtastfrequenz von 88,2 kHz und einer Guantisierungszahl von 8 Bits. Das Kopfsignal ist ein digitales Signal mit einer Abtastfrequenz von 44,1 kHz und einer Quantisie-

rungszahl von 16 Bit. Wenn deshalb ein Wort aus 16 Bits gebildet wird, können zwei Bildelementdaten in einem Wort übertragen werden.

In FIG. 1 weist das einem Vollbild entsprechende digitale Videosignal im ganzen 199728 Wörter auf. Die Bildelementdatengruppen Yy₁ bis Υγ₄55 des digitalen Luminanzsignals, von denen jede aus 286 Wörtern besteht, die Bildelementdatengruppen (R-Y)_V1 bis (R-Y)_v1iZf und (B-Y)_v1 bis .(B-Y)₇₁₁₄ der digitalen Farbdifferenzsignale, von denen jedes aus 286 Wörtern besteht, und eine Gesamtheit von 684 KopfSignalen Hy₁ bis H_vgoA» von denen jedes aus 6 Wörtern besteht und die zu Beginn von jeder der Bildelementdatengruppen multiplext werden, in diesem einen Vollbild entsprechenden digitalen Videosignal zeitsequentiell multiplext.

Eine Summe von 572 Luminanzbildelementdatengruppen in der ersten senkrechten Spalte in dem linken Teil des Rasters sind mit Yy₁ gekennzeichnet, und jedes der Bildelementdaten ist in einer Reihenfolge von dem oberen Teil des Rasters bis zu dem unteren Teil des Rasters angeordnet. Wie in FIG. 2 gezeigt, sind die Bildelementdaten Yq in dem oberen Teil des Rasters in den oberen 8 Bits des ersten Wortes angeordnet, und die Bildelementdaten Y₄cg in dem zweiten untersten Teil des Rasters sind in den unteren 8 Bits des ersten Wortes angeordnet. In ähnlicher Weise sind die Bildelementdaten Yq₁₂ ^ⁿ den oberen 8 Bits des zweiten Wortes, die Bildelementdaten Y1353 ⁱⁿ den unteren 8 Bits des zweiten Wortes, die Bildelementdaten ^Y1824 ^{in den ot)eren 8} Bits des dritten Wortes, ..., und die Bildelementdaten Y260376 ^{in dem} unterste*^{1 Tei} des Rasters in den unteren 8 Bits des 286sten Wortes

angeordnet. Eine Summe von 572 Luminanzbildelementdatengruppen in der zweiten Spalte von dem linken Ende des Rasters sind mit Yy₂ gekennzeichnet, und eine Summe von 572 Luminanzbildelementdatengruppen in der dritten Spalte von dem linken Ende des Rasters ist mit Yy, gekennzeichnet. In ähnlicher Weise ist eine Summe von 572 Luminanzbildelementdatengruppen in der i-ten (i ist eine ganze Zahl von 1 bis 456) Spalte von dem linken Ende des Rasters mit Y_vi gekennzeichnet. Alle der Bildelementdaten sind in ähnlicher Weise wie die obigen Bildelementdatengruppen Yy₁ angeordnet, und die Bildelementdaten, die einer senkrechten Spalte entsprechen, werden mit 286 Wörtern übertragen.

Zusätzlich sind eine Summe von 572 Bildelementdatengruppen des ersten digitalen Farbdifferenzsignals, das in der j-ten (j ist eine ganze Zahl von 1 bis 114) Spalte von dem linken End« des Rasters angeordnet ist, mit (R-Y)y. gekennzeichnet, und eine Summe von 572 Bildelementdatengruppen des zweiten digitalen Farbdifferenzsignals, das in der j-ten Spalte von dem linken Ende des Rasters angeordnet ist, mit (B-Y)y^ gekennzeichnet. Alle der 572 Bildelementdatengruppen, die einer Spalte entsprechen, sind in einer Reihenfolge beginnend von dem oberen Teil des Rasters und verlaufend zu dem unteren Teil des Rasters, in den oberen acht Bits des ersten Wortes, den unteren acht Bits des ersten Wortes, den oberen acht Bits des zweiten Wortes, den unteren acht Bits des zweiten Wortes, den oberen acht Bits des dritten Wortes, ... und den unteren acht Bits des 286sten Wortes angeordnet, und die einer Spalte entsprechenden Bildelementdatengruppen werden mit 286 Wörtern übertragen. Ein Kopfsignal mit sechs Bits wird beispielsweise zu dem Beginn jeder der oben unterteilten Bildelementdatengruppen addiert.

Wie weiter in FIG. 1 gezeigt, weist das obige komponentencodierte Signal ein Signalformat auf, in dem das Signal in Ausdrücken von Einheiten seitsequentiell übertragen wird, wobei eine Einheit eine Summe von sechs Bildelementdatengruppen enthält, d.h., vier

Bildelementgruppen Y_V(4j-3)' ^Y _V(4j-2)' ^YV(4j-1) ^{und Y}V(4i) "¹^ ^{die zwei} Ar^e^{11 von} digitalen Farbdifferenzsignalen (R-Y)y. und (B-Y)y^.

Als nächstes wird die Beschreibung bezüglich des Signalformates der Kopfsignale Hy^ bis Hyggr unter Bezugnahme auf FIG. 3 gegeben. Die Kopfsignale Hy^ bis HyCgA bestehen jeweils aus sechs Wörtern. In FIG. 3 ist die Anordnung der Bits in vertikaler Richtung gezeigt, wobei das oberste Bit das höchstwertige Bit (MSB) und das unterste Bit das niedrigstwertige Bit (LSB) darstellt. Die Wörter werden in horizontaler Richtung gezeigt. Das erste Wort des Kopfsignals weist ein Synchronisationssignal auf, das aus den oberen 15 Bits besteht, die alle "1" sind, und einen 1-Bit-Übertragungskanalidentifizierungscode auf, der mit "1P/2T" dargestellt ist, der in dem LSB angeordnet ist. Der Übertragungskanalidentifizierungscode kennzeichnet die Kanäle unter den vier Übertragungskanälen, die zur Übertragung des digitalen Videosignals verwendet werden. Wenn dieser Übertragungsidentifizierungscode ^M1P" ist, d.h., bei "1", wird erkannt, daß das digitale Videosignal in dem vierten Kanal übertragen wird. Wenn andererseits der Übertragungskanalidentifizierungscode "2P" ist, d.h. bei "0", wird erkannt, daß zwei Kanäle, nämlich der dritte und vierte Kanal, zur Übertragung des digitalen Videosignals verwendet werden. In dem vorliegenden Ausführungsbeispiel wird angenommen, daß der Übertragungskanalidentifizierungscode "2P" ist, d.h.

"0" ist. Wenn der Übertragungskanalidentifizierungs-

33375A4

code "2P" ist, kann die Art des Bildes,auf das sich das digitale Videosignal bezieht, in dem dritten und vierten Kanal einander entgegengesetzt verschieden sein. Die Art des Bildes kann dabei Bildern entsprechen, wie einer Szene, einem Porträt und einer Szene, die einen Musiker zeigt. Dadurch, daß die Arten der Bilder, die in dem dritten und vierten Kanal übertragen werden, sich von jedem anderen unterscheiden können, ist es für den Zuschauer möglich, sein bevorzugtes Bild auszuwählen. Jedoch übeträgt in dem vorliegenden Ausführungsbeispiel der dritte und vierte Kanal jeweils ein Wort des gleichen Bildes. D.h., die Abtastfrequenz wird durch diese Übertragungsmethode gleichwertig verdoppelt.

. In dem zweiten Wort des Kopfsignals werden verschiedene Identifizierungscodes übertragen. Ein 4-Bit-Bildbildartidentifizierungscode, der mit "MODE" dargestellt ist, ist in den oberen vier Bits des zweiten Wortes des Kopfsignals angeordnet. Dieser Bildartidentifizierungscode kennzeichnet, ob das digitale Videosignal, das aufgezeichnet werden soll, ein reguläres Standbild (die Beschreibung des zuvor in Verbindung mit FIG. 1 gegebenen Beispiels betraf den Fall, bei dem das digitale Videosignal,' das aufgezeichnet werden soll, dieses reguläre Standbild betrifft), ein bewegtes Bild, das einen Run-Längencode verwendet, ein hochzeiliges Standbild mit 1125 Abtastzeilen oder ein anderes Bild betrifft. Ein 2-Bit-Spezialeffektidentifizierungscode, der mit "S.E." dargestellt ist, ist in dem nachfolgenden fünften und sechsten Bit unter den acht Bits in dem zweiten Wort des Kopfsignals angeordnet. Dieser Spezialeffektidentifizierungscode kennzeichnet Spezialeffekte, wie das Einblenden und den Wechsel des Bildes von der Oberseite oder links von dem Bild bezüglich zu dem Standbild.

COPY J

Ein 2-Bit-Bildkategorieidentifizierungscode, der mit "P.G." dargestellt ist, ist in dem nachfolgenden siebten und achten Bit unter den acht oberen Bits angeordnet. Wenn beispielsweise der dritte und vierte Kanal zur Übertragung unabhängiger digitaler Videosignale verwendet wird, wird ein normales Bild in dem vierten Kanal übertragen. Dann wird ein Spezialbild, in dem verschiedene Arten von digitalen Videosignalen zeitsequentiell multiplext sind, in dem dritten Kanal übertragen. In einem derartigen Fall kennzeichnet der Bildkategorieidentifizierungscode den Wert einer Kategoriezahl, die jedem der verschiedenen Kategorien der Bilder (die maximale Anzahl von Kategorien ist in dem vorliegenden Ausführungsbeispiel vier), die in dem dritten Kanal übertragen werden, zugeordnet ist. Alle der in dem dritten Kanal übertragenen Bilder müssen Kontinuität bei der Darstellung aufweisen, und sind Bilder (beispielsweise Musikorchester, Szenerien, Illustrationen, Szenen, die eine musikalische Darstellung zeigen und anderes), die nicht in ein anderes Bild geändert werden sollten, bevor ihre Darstellung abgeschlossen ist. Der Bildkategorieidentifizierungscode kennzeichnet die Kategoriezahl, die gemäß der Kategorie des Bildes zugeordnet wird. Wenn folglich der Zuschauer zur Wiedergabe des Bildes des dritten Kanals eine gewünschte Kategoriezahl auswählt und festlegt, wird nur das Bild entsprechend der kennzeichnenden Kategoriezahl gleichmäßig wiedergegeben, und es wird verhindert, daß das

^⁰ Bild, dem diese kennzeichnende Kategoriezahl entspricht, durch Bilder mit einer entsprechenden andere Kategoriezahl unterbrochen wird.

Das neunte Bit des zweiten Wortes, d.h. das ers Bit unter den unteren acht Bits, das durch "1" darge-

COPY J

33375U ·■ · "··-·- -'■

stellt ist, kennzeichnet eine binäre "1". Dieses neunte Bit ist vorgesehen, damit verhindert wird, daß alle 16 Bits in dem zweiten Wort ¹¹O" werden, wenn die Werte der verschiedenen Codes alle ¹¹O" werden. Ein 1-Bitbildinformationsquantitätsidentifizierungscode, der durch "FR/FT" dargestellt ist, ist in dem zehnten Bit des zweiten Wortes des Kopfsignals angeordnet. Dieser Bildinformationsidentifizierungscode legt fest, ob es sich bei dem digitalen Videosignal, das übertragen werden soll, um ein Vollbild oder ein Teilbild handelt. Es wird erkannt, daß das digitale Videosignal einem Vollbild entspricht, wenn dieser Bildinformationsquantitätsidentifizierungscode "1" ist, und daß andererseits das digitale Videosignal einem Teilbild entspricht, wenn der Bildinformationsquantitätsidentifizierungscode "0" ist. Das Signalformat des Videosignalteils unterscheidet sich demgemäß, ob das digitale Videosignal in Ausdrücken von Vollbildern oder Teilbildern übertragen wird. FoIglieh erfaßt das Wiedergabegerät den Bildinformationsquantitätsidentifizierungscode, um das Einschreiben des Videosignals gemäß dem verwendeten Signalformat durchzuführen.

Ein I-Bitbildübertragungsidentifizierungscode, der mit "A/P" dargestellt ist, ist in dem elften Bit des zweiten Wortes des Kopfsignals angeordnet. Wenn dieser Bildübertragungsidentifizierungscode "1" ist, wird erkannt, daß das zu sendende digitale Videosignal ein Standbild betrifft, das im ganzen auf dem Schirm dargestellt werden soll (sogenannte Ganz- oder Vollbildübertragung) . Wenn andererseits der Bildübertragungsidentifizierungscode "0" ist, wird erkannt, daß das zu übertragende digitale Videosignal ein Bild betrifft, das in einem Teil des Schirms durch das so-

genannte teilweise nochmalige Schreiben des digitalen Videosignals dargestellt werden soll.

Ein I-Bit-Einschreibspezifizierungscode, der mit "B19W" dargestellt ist, ist in dem zwölften Bit des zweiten Wortes des Kopfsignals angeordnet. Ein 1-Bit-Auslesespezifizierungscode, der mit "B19R" dargestellt ist, ist in dem dreizehnten Bit in dem zweiten Wort des Kopfsignals angeordnet. Diese Einschreib- und Auslesespezifizierungscodes sind bezüglich zweier Speicher innerhalb des Wiedergabegerätes vorgesehen, die im nachfolgenden in Verbindung mit FIG. 6 beschrieben werden. Wenn die Einschreib- und Auslesespezifizierungscodes beide "0" (oder "1") sind, werden die Bildelementdaten des digitalen Videosignals in einen ersten (oder zweiten) Speicher eingeschrieben, und die gespeicherten Bildelementdaten werden ausgelesen und auf dem Schirm angezeigt. Das bedeutet, daß der Inhalt des Bildes geändert wird, während das Bild angezeigt wird, und damit ist es möglich, ein Bewegungsbild in einem Teil des Standbildes darzustellen, das gerade dargestellt wird. Wenn andererseits der Einschreibspezifizierungscode "0" und der Aujslesespezifizierungscode "1" ist, werden die aus dem zweiten Speicher ausgelesenen Bildelementdaten dargestellt, während die Bildelementdaten in den ersten Speicher eingeschrieben werden. In diesem Fall wird die Darstellung auf dem Schirm von der Darstellung der aus dem zweiten Speicher ausgelesenen BiIdelementdaten auf die Darstellung der aus dem ersten Speicher ausgelesenen Bildelementdaten gemäß einem Enddatensignal geändert, nachdem das Einschreiben für den ersten Speicher abgeschlossen ist. Wenn weiter der Einschreibspezifizierungscode "1" und der Auslese-Spezifizierungscode "0" ist, werden die aus dem ersten

Speicher ausgelesenen Bildelementdaten angezeigt, während die Bildelementdaten in den zweiten Speicher eingeschrieben werden.

Drei I-Bitspeicheridentifizierungscodes, die mit "B2" bis "BO" dargestellt sind, sind in dem vierzehnten bis sechzehnten Bit des zweiten Wortes angeordnet. Sechs Spalten von Speicherelementgruppen 71-1 bis 71-6 sind in den Speichern 5A und 55 innerhalb des Wiedergabegerätes vorhanden, das nachfolgend in Verbindung mit den FIG. 5 und 6 beschrieben wird. Die drei Spei-

cheridentifizierungscodes legen fest, in welcher Spalte der Speicherelementgruppen die Bildelementdatengruppen, die unmittelbar nachfolgend dem Kopfsignal übertragen werden, zu speichern sind. Wenn beispielsweise die drei Speicheridentifizierungscodes "000" sind, werden die Bildelementdatengruppen in der ersten Spalte der Speicherelementgruppen gespeichert. In ähnlicher Weise werden die Bildelementdatengruppen in der zweiten, dritten, vierten, fünften und sechsten Reihe der Speicherelementgruppen gespeichert, wenn die drei Speicheridentifizierungscodes "100", "010", "110", »001» und "101" sind.

Die Bildelementdatengruppen des digitalen Lurninanzsignals werden in der ersten bis vierten Spalte der Speicherelementgruppen gespeichert. Die Bildelementdatengruppen des ersten digitalen Farbdifferenzsignalε werden in der fünften Spalte der Speicherelementgruppen und die Bildelementdaten des zweiten digitalen Farbdifferenzsignals werden in der sechsten Spalte der Speicherelementgruppen abgelegt.

Ein drittes Wort des Kopfsignals besteht aus den oberen acht Bits 30a und den unteren acht Bits 30b. Die

oberen acht Bits 30a weisen die Bits B3 Ms B10 auf, und die unteren acht Bits 30b weisen die Bits B3 bis B10 auf. Ein viertes Wort des Kopfsignals besteht aus den oberen acht Bits 31a und den unteren acht Bits 31b. Die oberen acht Bits 31a weisen die Bits B11 bis B18 auf, und die unteren acht Bits 31b enthalten die Bits B11 bis B18. Diese dritten und vierten Worte des Kopfsignals stellen 16-Bitadreßcodes dar, und sie kennzeichnen eine Adresse in der Speicherschaltung zum Speichern der ersten Bildelementdaten entsprechend den oberen acht Bits des ersten Wortes in dem Videosignalteil, der dem Kopfsignal nachfolgt. Die Bits B3 bis B10 kennzeichnen das untere Byte des Adreßcodes, und die Bits B11 bis B18 kennzeichnen das obere Byte des Adreßcodes.

Die in der gesamten Welt verwendeten Fernsehsignale weisen entweder 625 Abtastzeilen oder 525 Abtastzeilen auf. Und, obwohl das digitale Videosignal ein zeitsequentielles multiplextes Signal der BiIdelementdaten von 572 Abtastzeilen ist, die gegenwärtig die Bildinformation enthalten, wird das digitale Videosignal unter dem 625-Zeilensystem übertragen. Wenn folglich die Wiedergabe unter dem 525-Zeilensystem durchgeführt werden soll, muß die Anzahl der Abtastzeilen in dem Wiedergabegerät vor der Speicherung der Bildelementdaten in der Speicherschaltung umgesetzt werden. Somit muß das Adreßsignal für diese Speicherschaltung bezüglich des 625-Zeilensystems und des 525-Zeilensystems zwei verschiedene Adressen annehmen. Deshalb kennzeichnen die Bits "B3" bis "B18" in den oberen acht Bits 30a und 31a die Adresse der Bildelementdaten in den oberen acht Bits des ersten Wortes des Videosignalteils nach' dem 625-Zeilensystem, Andererseits kennzeichnen die Bits "B3" bis "B18" in den unteren acht Bits 30b und 31b die Adresse der Bildelementdaten in

den oberen acht Bits des ersten Wortes des Videosignal ^- teils nach dem 525-Zeilensystem, das durch die Umsetzung der Anzahl der Abtastzeilen erhalten wird.

Ein fünftes Wort 32 und ein sechstes Wort 33 des Kopfsignals sind Ersatzworte. Normalerweise sind diese Worte 32 und 33 alle ⁿ0". Weil zuvor bekannt ist, daß diese zwei Wörter alle "0" sind, werden diese Wörter nicht in dem Wiedergabegerät erfaßt. Das Wiedergabegerät fährt dann fort, um die nächste Bildelementdatengruppe zu ermitteln.

Das digitale Videosignal mit dem in FIG. 1 gezeigten Signalformat ist innerhalb des in FIG. 4 gezeigten einen Blocksignals in Ausdrücken von einem oder zwei Wörtern von links nach rechts nach FIG. 1 angeordnet. Das digitale Videosignal ist auf dem Aufzeichnungsmedium in Ausdrücken nach diesem einen Block aufgezeichnet. In FIG. 4 ist ein Block aus 130 Bits aufgebaut.

Ein Synchronisationssignal S mit einem 8-Bit feststehenden Muster befindet sich an dem Beginn des einen Blockes. Lagen, in denen jedes eine Wort der 4-Kanaldigitaldaten angeordnet sind, sind durch Ch-1 bis Ch-4 dargestellt. Das digitale Videosignal wird beispielsweise durch Anordnung eines Wortes des digitalen Videosignals in der durch Ch-4 dargestellten Position übertragen. Das digitale Videosignal kann durch Anordnung zweier Wörter übertragen werden, d.h. ein Wort in jeder der zwei Positionen, die durch Ch-3 und Ch-4 dargestellt werden. Die Positionen Ch-1 bis Ch-3, oder in dem späteren Fall, die Positionen Ch-1 und Ch-2, die nicht durch das digitale Videosignal belegt sind, werden verwendet, um das digitale Tonsignal zu übertragen. Ein Wort des digitalen Tonsignals, das mit einer Abtastfrequenz von 44,1 kHz abgetastet und quantisiert wird, und das aus 16 Bits besteht, ist innerhalb der

Positionen Ch-1 bis Ch-3, oder in dem späteren Fall, den Positionen Ch-1 und Ch-2 angeordnet.

Positionen, in denen zwei Arten von 16-Bits FehlercodekorrekturSignalen angeordnet sind, sind mit P und Q gekennzeichnet. Diese Fehlercodekorrektursignale werden bei der Wiedergabe zur Korrektur des Codefehlers in den digitalen Daten verwendet, die innerhalb der Positionen Ch-1 bis Ch-4 angeordnet sind und übertragen werden. Eine Position, in der ein 23-Bitfehlercodedetektiersignal angeordnet ist, ist durch CRC dargestellt. Diese Fehlercodedetektiersignal wird bei der Wiedergabe verwendet, um das Vorhandensein eines Datenfehlers innerhalb des Blockes zu er- fassen. Eine Position, in der ein Bit eines 196-Bitsignals, das für den wahlfreien Zugriff und anderes verwendet wird, angeordnet ist, ist durch Adr dargestellt. Alle der 196 Bits in diesem 196-Bitsignal werden somit durch 196 Blöcke übertragen.

Eine Position, in der sogenannte 2-Benutzerbits angeordnet sind, ist durch U dargestellt. Die Benutzerbits sind Ersatzbits. Deshalb ist beispielsweise das Signal des einen in FIG. 4 gezeigten Blocks aus einer Summe von 130 Bits aufgebaut, die das Synchronisationssignal S und die Benutzerbits U einschließen, und das digitale Signal wird in Ausdrücken von solchen Blöcken mit der gleichen Frequenz wie die Abtastfrequenz von 44,1 kHz des digitalen Tonsignals zeitsequentiell übertragen. Das übertragene digitale Signal wird durch einen Modulator und ein Aufzeichnungsgerät geführt, welches einen Laserstrahl verwendet, und wird schließlich auf der Platte aufgezeichnet. Wenn somit die Drehzahl der Platte 900 U/min beträgt, werden 2940 Blöcke mit einer Umdrehung der Platte aufgezeichnet oder wiedergegeben. Das bedeutet, daß das 196-Bitsignal mit

einer Umdrehung " der Platte fünfzehnmal aufgezeichnet oder wiedergegeben wird.

In dem Modulator 18 wird das digitale Signal mit dem in PIG. 4 gezeigten Signalformat einer modifizierten Frequenzmodulation (MFM) unterworfen oder durch Verwenden einer maximalen Längensequenz willkürlich ausgewählt, und es wird eine Modulo-2 Addition durchgeführt, und anschließend wird das Signal in ein frequenzmoduliertes Signal durch Frequenzmodulation eines Trägers von 7 MHz umgeformt. Zusätzlich bildet das Aufzeichnungsgerät einen ersten modulierten Lichtstrahl, der durch Modulation des frequenzmodulierten Signals von dem Modulator erhalten wird, und einen zweiten modulierten Lichtstrahl, der mit einem ersten Spurführungssteuerungssignal fp1 oder einem zweiten Spurführungssteuerungssignal fp2 moduliert ist. Der erste und zweite modulierte Lichtstrahl wird auf eine fotoempfindliche Schicht fokussiert, die auf einer Platte ausgebildet ist. Eine Stempelplatte wird durch Durchführen von bekannten Entwicklungs- und Plattenverarbeitungsprozessen ausgebildet. Eine in FIG. 5 gezeigte Platte 40 wird von dieser Stempelplatte dupliziert.

Auf der Platte 40 ist das frequenzmodulierte Signal des Signals aufgezeichnet, das durch zeitsequentielles Multiplexen des digitalen Tonsignals und der digitalen Videosignale in Ausdrücken von Blöcken erhalten wird, wobei ein Block das in FIG. 4 gezeigte Signalformat aufweist. Dieses frequenzmodulierte Signal ist auf einer spiralförmigen Hauptspur auf der Platte 40 in Reihen von absatzweisen Vertiefungen aufgezeichnet. Die ersten und zweiten Spurführungssteuerungssignale fp1 und fp2 einer konstanten Frequenz innerhalb eines Bandes, das niedriger liegt als das Band des obigen frequenzmodulierten Signals, werden abwech-

selnd in Reihen von absatzweisen Vertiefungen auf Teilspuren in im wesentlichen dazwischenliegenden Abschnitten zwischen Mittellinien der gegeneinander angrenzenden Hauptspuren für jede Spurumdrehung der Platte 40 aufgezeichnet. Weiter wird ein drittes Spurführungssteuerungssignal fp3 auf der Hauptspur in Abschnitten aufgezeichnet, in denen die Seiten, auf denen die ersten und zweiten Spurführungssteuerungssignale fp1 und fp2 aufgezeichnet sind, umgeschaltet werden. Spurführungsspuren zum Führen einer Wiedergabenadel sind nicht auf der Platte 40 ausgebildet, und die Platte 40 weist eine Elektrodenfunktion auf.

Die Platte 40 wird auf einem Plattenspieler (nicht gezeigt) plaziert und mit einer Drehzahl von 900 U/min gedreht. Ein Unterteil einer Wiedergabenadel 41 gleitet über die Oberfläche der drehenden Platte 40. Die Wiedergabenadel 41 ist an einem Ende eines Auslegers 42 befestigt, und ein Permanentmagnet 43 ist an dem anderen Grundende des Auslegers 42 angebracht. Der Bereich des Auslegers 42, in dem der Permanentmagnet 43 befestigt ist, ist mit einer Spurführungsspule 44 und einer Zitterkompensationsspule umgeben, die an dem Wiedergabegerät befestigt ist.

Die .Spurführungsspule 44 erzeugt ein Magnetfeld entlang einer Richtung senkrecht bezüglich zu der Magnetrichtung des Permanentmagneten 43. Folglich' wird der Ausleger 42 entlang einer der Richtungen in der Breitenrichtung der Spuren gemäß der Polarität eines Spurführungsfehlersignals von einer Spurführungsservoschaltung 46 mit einer Verlagerungsquantität gemäß der Größe des Spurführungsfehlersignals bewegt.

Ein hochfrequenzwiedergegebenes Signal wird von einer Aufnahmeschaltung 47 erhalten. Diese Aufnahmeschal■

tung 47 weist eine Resonanzschaltung auf, deren Resonanzfrequenz in Abhängigkeit der Variationen in der elektrostatischen Kapazität variiert wird, die zwischen einer Elektrode, die an einer hinteren Seite der Wiedergabenadel 40 mit Abnahme und der Platte 40 gemäß den Reihen von absatzweisen Vertiefungen ausgebildet ist. Ferner weist die Aufnahmeschaltung 47 eine Schaltung zum Zuführen eines Signals von einer konstanten Frequenz zu dieser Resonanzschaltung, eine Schaltung zum Amplitudendetektieren eines Hochfrequenzsignals von der Resonanzschaltung, das in seiner Amplitude gemäß den obigen Variationen in der elektrostatischen Kapazität variiert, und eine Schaltung zum Vorverstärken des amplitudendetektierten Hochfrequenzsignals (wiedergegebenes Signal) auf. Das von der Aufnahmeschaltung 47 erhaltene Hochfrequenzsignal wird zu einer Frequenzdemodulationschaltung 48 geführt, in der das Hauptinformationssignal (die digitalen Tonsignale und das zeitsequentiell multiplexte digitale Videosignal in diesem Fall) einerseits von der Hauptspur demoduliert wird, und wobei ein Anteil davon abgetrennt wird und zu der Spurführungsservoschaltung 46 geführt wird.

Die Spurführungsservoschaltung 46 frequenzselektiert und leitet das erste bis dritte Spurführungssignal fp1 bis fp3 aus dem wiedergegebenen Signal ab. Einhüllende des ersten und zweiten Spurführungssteuerungssignals fp1 und fp2 werden somit ermittelt und durch einen Differentialverstärker (nicht gezeigt) geführt, um das Spurführungsfehlersignal zu erhalten, und dieses Spurführungsfehlersignal wird zu der Spurführungsspule 44 geführt. Deshalb muß hier beachtet werden, daß die positionellen Verhältnisse zwischen dem ersten und dem zweiten Spurführungssteuerungssignal fp1 und fp2 bezüglich der Hauptspur für Jede Spurumdrehung

-COPY ]

der Platte 40 geändert werden. Folglich wird die Spurführungspolarität für jede Spurumdrehung der Platte 40 mit einem Schaltimpuls umgekehrt, der gemäß der Detektion oder Wiedergabe des dritten Spurführungssteuerungssignals fp3 erzeugt wird. Die Spurführungsservoschaltung 46 treibt die Spurführungsspule 44 an, damit die Wiedergabenadel 41 um einen oder mehr als einen Spurabstand entlang der Spurbreitenrichtung gemäß einem Stoßbefehlssignal zwangsweise gestoßen und verschoben wird, wenn das Stoßbefehlssignal zu einem Eingangsanschluß 49 geführt wird.

Andererseits wird das von dem Frequenzdemodulator 48 erhaltene demodulierte digitale Signal zu einem Decoder 50 geführt, in dem das demodulierte Signal einer MFM-Demodulation unterzogen wird und in das zeitsequentielle multiplexte Signal mit dem in FIG. 4 gezeigten Signalformat umgeformt wird. Der Beginn des Blocks des zeitsequentiell multiplexten Signals wird gemäß den Synchronisationssignalbits S ermittelt, und das serielle Signal wird in ein paralleles Signal umgesetzt, und weiter wird der Fehler ermittelt. Die Fehlercodekorrektursignale P und Q werden verwendet, um der Fehler zu korrigieren und das Signal wieder herzustellen, wenn ein Fehler ermittelt wird. Deshalb werden durch Korrektur des Fehlers und durch Wiederherstellen des Signals gemäß den Notwendigkeiten, zwei Kanäle der 16-digitalen Tonsignale, die keine Fehler unter den vier Kanälen der 16-Bitdigitalsignalen aufweisen, die in ihren Originalordnungen mit verschachtelten Signal- ; anordnungen zurückgeführt sind, mit einem Digital/Analogwandler (D/A) innerhalb des Decoders 50 in analoge Tonsignale umgesetzt und über die Ausgangsanschlüsse 51a und 51b ausgegeben. Zusätzlich-wird das Aufnahme-Steuersignal zum Durchführen einer Hochgeschwindig-

keitsanwahl und ähnliches zu einer vorbestimmten Schaltung (nicht gezeigt) geführt.

Beispielsweise wird das digitale Videosignal mit dem in FIG. 1 und 2 gezeigten Signalformat, das zeitsequentiell von dem dritten und vierten Kanal wiedergegeben wird, zu einer Konverterschaltung 52 zum Umsetzen der Anzahl der Abtastzeilen geführt. Die Anzahl der Abtastzeilen wird in der Konverterschaltung 52 von 625 Zeilen in 525 Zeilen umgesetzt.

Die die Abtastzeilen umsetzende Schaltung 52 wird nur in einem Wiedergabegerät benötigt, in dem es notwendig ist, ein analoges Farbvideosignal gemäß dem NTSC-System, das ein 525-Zeilensystem ist, wiederzugeben und zu erzeugen, und es besteht keine Notwendigkeit für die die Abtastzeilenzahl umsetzende Schaltung 52 in Wiedergabegeräten, in denen es nur notwendig ist, ein analoges Farbvideosignal gemäß dem PAL-System oder dem SECAM-System, die 625-Zeilensysteme sind, wiederzugeben und zu erzeugen. Jedoch kann ein Schalter zum Umschalten des Eingangs- und Ausgangssignals der Konverterschaltung 52 in einigen Wiedergabegeräten ausgebildet sein. In derartigen Wiedergabegeräten kann der Schalter geschaltet werden, um die Konverterschaltung 52 gemäß der Anzahl der Abtastzeilen des Fernsehsystems wirken oder nicht wirken zu lassen. Die Ausgangsbildelementdaten der Konverterschaltung 52 werden über eine Schaltstufe 53 zu einer Speicherschaltung 54- oder 55 geführt.

Das digitale Videosignal, das von dem Decoder 50 mit dem in FIG. 1 gezeigten Signalformat aufeinanderfolgend zeitsequentiell erhalten wird, wird zu einer Synchronisationssignaldetektor schaltung 56, einer Kopfsignaldetektorschaltung 57 und einer Speichereinschreib-

steuererung 58 geführt. Die Synchronisationssignaldetektorschaltung 56 erfaßt das Synchronisationssignal innerhalb des Kopfsignals und führt ein Detektorsignal zu einer Steuerschaltung 59. Die Kopfsignaldetektorschaltung 57 unterscheidet jeden der Codes und das Adressensignal innerhalb des Kopfsignals und führt ein resultierendes Ausgangssignal zu der Steuerschaltung 59.

Der Steuerschaltung 59 werden Signale zugeführt, die ein Synchronisationsdetektionssignal von der Synchronisationsdetektorschaltung 58, Detektorsignale von jedem der Codes innerhalb des Kopfsignals, das von der Kopfsignaldetektorschaltung 57 erhalten wird, und ein Signal (Kategoriezahlsignal), das die gewünschte Kategorie kennzeichnet (verschiedene Arten eines speziellen Bildes, das durch den Bildkategorieidentifizierungscode "P.G" identifiziert wird), die durch den Benutzer des Wiedergabegeräts ausgewählt wird und das durch Betätigung eines externen Schalters und ähnliches zu einem Eingangsanschluß 60 geführt wird. Die Steuerschaltung 59 unterscheidet jedes der zugeführten Signale, und steuert die Abtastzahl umsetzende Schaltung 52, die Schaltstufe 53, die Speichereinschreibsteuerung 58, eine Schaltstufe 62 und andere Baugruppen.

Die Speichereinschreibsteuerung 58 führt Steuerungen so durch, daß die Bildelementdaten innerhalb des digitalen Videosignals, das zu der Speicherschaltung 54 oder 58 geführt wird, in eine vorbestimmte Adresse gemäß dem Adressensignal innerhalb des Kopfsignals eingeschrieben werden. Jedoch führt die Speichereinschreibsteuerung 58 die Steuerung so durch, daß das Kopfsignal nicht in den Feldspeicher eingeschrieben wird. Die Schaltstufe 53 wird durch das Steuersi- _; gnal von der Steuerschaltung 59 gemäß dem Einschreib-

spezifizierungscode innerhalb des Kopfsignals durch Verbinden eines Kontaktes a oder b umgeschaltet. Somit wird das digitale Videosignal zu der Speicherschaltung 54 oder 55 geführt, das durch den Einschreibspezifizierungscode gekennzeichnet ist.

Die Speicherschaltungen 54 und 55 lesen gleichzeitig die wiedergegebenen Bildelementdaten aus, die gemäß einem Auslesesteuersignal von einem Speicherauslesesteuerungs- und Synchronisationssignalgenerator 61 eingeschrieben werden, und kompensieren gleichzeitig das bei der Wiedergabe eingeführte Schwanken oder Zittern. Die von den Speieherschaltungen 54 und ausgelesenen digitalen Luminanzsignale werden mit einer Abtastfrequenz von 9 MHz und einer Quantisierungszahl von acht Bits bezüglich eines Bildes ausgelesen, und das von den Speicherschaltungen 54 und ausgelesene erste und zweite digitale Farbdifferenzsignal wird mit eine"r Abtastfrequenz von 2,25 MHz und einer Quantisierungszahl von acht Bits bezüglich eines Bildes ausgelesen. Das digitale Luminanzsignal und das erste und zweite digitale Farbdifferenzsignal, die von den Speicherschaltungen 54 und 55 ausgelesen werden, werden zu der Schaltstufe 62 geführt.

Die Schaltstufe 62 erzeugt die Daten gemäß dem Auslesespezifizierungscode innerhalb des Kopfsignals selektiv. Die Bildelementdaten des digitalen Luminanzsignals werden somit zu einem Digital/Analogwandler 63 (D/A) geführt, und die Bildelementdaten der zwei Arten von digitalen Farbdifferenzsignalen werden zu den D/A-Wandlern 64 bzw. 65 geführt.

Das von dem D/A-Wandler 63 erhaltene analoge Luminanzsignal, die von den D/A-Wandlern 64 und 65 erhaltenen Farbdifferenzsignale (R-Y) und (B-Y), das

horizontale und vertikale Synchronisationssignal und das Farbburstsignal, das von dem Speicherauslesesteuerungs- und Synchronisationssignalgenerator 61 erhalten wird, werden zu einem Codierer 66 geführt, der ein Farbvideosignal erzeugt, das mit dem NTSC-System übereinstimmt. Das mit dem NTSC-System übereinstimmende Farbvideosignal wird über einen Ausgangsanschluß 67 zu einem anzeigenden Farbfernsehempfänger (nicht gezeigt) geführt. Das Farbstandbild, das teilweise bewegte Bild und andere Bilddarstellungen, die auf dem Fernsehempfänger dargestellt werden, dienen für den Zuschauer bezüglich des wiedergegebenen Klaßgs als eine ergänzende Information zur Unterhaltung, wobei der wiedergegebene Klang durch die Wiedergabe des Tonsignals erhalten wird, das über die Ausgangsanschlüsse 51a und 51b abgreifbar ist.

Als nächstes wird die Beschreibung bezüglich des Aufbaus der Speieherschaltungen 54 und 55 in dem in FIG. 5 gezeigten Wiedergabegerät gegeben. FIG. 6 zeigt den Aufbau einer der Speicherschaltungen 54 und 55, die eine Speicherkapazität entsprechend einem Vollbild aufweisen, zusammen mit einer Adreßsignalgeneratorschaltung 70 innerhalb der Speichereinschreibsteuerung 58. Die Blöcke M₁₁, M₂₁, Mj₁, ... Mg₁, M₁₂» M₂₂, ... M^₂, M₁J, M₂^, ... M^j, M₁^, ... und Mgg stellen jeder ein 64k RAM (Speicher mit wahlfreiem Zugriff von 64k Bits) dar. Jedem der sechsunddreißig 64k RAMs wird ein Adreßsignal von dem Adreßsignalgenerator 70 zugeführt. Die gesamte Speicherkapazität der sechsunddreißig 64k RAMs ist etwas größer als die Speicherkapazität, die einem Vollbild entspricht. Wenn somit die Speieherschaltungen 54 bzw. 55 Feldspeicher sind, stimmt die in FIG. 6 gezeigte Konstruktion mit der gesamten Speicherschaltung überein, die beide Speicher-

schaltungen 54 und 55 aufweist.

Die Speicherschaltungen 54 oder 55 weisen eine erste Spalte von Speicherelementgruppen 71-1, die aus den sechs RAMs M^₁, M₂₁, ·.· und Mg₁ besteht, eine zweite Spalte von· Speicherelementgruppen 71-2, die aus den sechs RAMs M₁₂* M₂₂, ... und Mg₂ besteht, und eine dritte bis sechste Spalte von Speicherelementgruppen 71-3 bis 71-6 auf, von denen jede in gleicher Weise aus sechs RAMs besteht. Jedes Bit der Bildelementdaten wird zu jedem der sechs RAMs über die Eingangsanschlüsse 72-1 bis 72-6 und die Schalter S₁ bis Sg, die sechs Kontakte aufweisen, in jede der sechs Spalten der Speicherelementgruppen 71-1 bis 71-6 geführt. Tatsächlich sind die Schalter S₁ bis Sg analoge Schalter, die elektrisch betrieben werden. Die oberen sechs Bits der 8-Bitbildelementdaten werden parallel zu den Eingangsanschlüssen 72-1 bis 72-6 geführt. Der Schalter S₁ führt das MSB der Bildelementdaten zu einem der RAMs M₁₁, M₁₂, ... M-jg. In ähnlicher Weise führt ein Schalter S₁ (i ist eine ganze Zahl von 2 bis 6) das i-te Bit der Bildelementdaten, von dem MSB gezählt (MSB wird als das erste Bit betrachtet) zu einem der RAMs M-. (j ist eine ganze Zahl von 1 bis 6). Folglich werden in der in FIG. 6 gezeigten Speicherschaltung die unteren zwei Bits unter den acht Bits der Bildelementdaten abgestrichen, jedoch gibt es im wesentlichen keinen Effekt auf dem wiedergegebenen Bild durch ein derartiges Abstreichen der unteren zwei Bits der Bildelementdaten. Es ist selbstverständlich möglich, weitere zwölf 64k RAMs zu der in FIG. 6 gezeigten Speicherschaltung zu addieren, um alle acht Bits der Bildelementdaten zu speichern. Jedoch in dem Wiedergabegerät für das digitale Videosignal für den Heimgebrauch ist es vorteilhafter, die Speicherschal-

tung mit dem in FIG. 6 gezeigten Aufbau zu verwenden, um die Kosten des Wiedergabegerätes gering zu halten.

Als nächstes wird die Beschreibung bezüglich der Wirkungsweise der in FIG. 6 gezeigten Speicherschaltung gegeben. Die Beschreibung wird bezüglich eines Aufzeichnungsgerätes gegeben, in dem das wiedergegebene digitale Videosignal direkt zu den Speicherschaltungen 54 und 55 geführt wird, und das die Wiedergabe ausführt, um ein analoges Farbvideosignal gemäß dem PAL-System oder dem SECAM-System zu erzeugen.

Unter den sechs Spalten der Speicherelementgruppen 71-1 bis 71-6 speichert die erste bis vierte Spalte der Speicherelementgruppen 71-1 bis 71-4 die Luminanzbildelementdatengruppen unabhängig. Zusätzlich speichern die fünfte und die sechste Spalte der Speicherelementgruppen 71-5 und 71-6 die Bildelementdaten der zwei Arten von digitalen Farbdifferenzsignalen unabhängig.

Wie zuvor beschrieben beträgt die Anzahl der Luminanzbildelemente in einem Vollbild (114 χ 4) Elemente in der horizontalen Richtung und 572 Elemente in der vertikalen Richtung des Bildes. Vier aneinander angrenzende Luminanzbildelementdaten, die in der gleichen Abtastzeile dargestellt werden sollen, werden einzeln in den Speicherelementgruppen 71-1 bis 71-4 mit der gleichen Adresse gespeichert. Aus diesem Grund werden bezüglich einer Abtastzeile die Luminanzbildelementdaten in den Speicherelementgruppen 71-1 bis 71-4 im ganzen mit 114 Adressen gespeichert. Andererseits beträgt die Anzahl der Bildelemente von jedem der zwei Arten der digitalen Farbdifferenzsignale 114 Elemente in der horizontalen Richtung und 572 Elemente in der vertikalen Richtung des Bildes, wie zuvor

beschrieben. Alle Bildelementdaten der zwei Arten der digitalen Farbdifferenzsignale, die in der gleichen Abtastzeile dargestellt werden sollen, werden einzeln in den Speicherelementgruppen 71-5 und 71-6 gespeichert. Folglich werden die Bildelementdaten der zwei Arten der digitalen Farbdifferenzsignale für eine Abtastzeile in den Speicherelementgruppen 71-5 und 71-6 im ganzen mit 114 Adressen gespeichert. Alle Bildelementdaten der zwei Arten der digitalen Farbdifferenzsignale werden mit der gleichen Adresse wie die vier Luminanzbildelementdaten gespeichert, die in der gleichen Position auf dem Schirm dargestellt werden, wie diese Bildelementdaten der zwei Arten der digitalen Farbdifferenzsignale.

Wie vorausgehend in Verbindung mit den FIG. 1 und 2 beschrieben, wird das wiedergegebene komponentencodierte Signal so übertragen, um die Umsetzung der Anzahl von Abtastzeilen zu erleichtern. D.h., die Bildelementdaten in der vertikalen Richtung des Bildes werden aufeinanderfolgend in einer Reihenfolge übertragen, daß die oberen acht Bits des einen Wortes als erstes übertragen werden, die unteren acht Bits des gleichen Wortes nachfolgend übertragen werden, die oberen acht Bits des nachfolgenden Wortes anschließend übertragen werden, etc., und zu der Speicherschaltung 54 oder 55 geführt werden. Die Einschreibadresse bezüglich der Speicherschaltung 54 oder 55 für die Bildelementdaten in den unteren acht Bits von jedem Wort müssen einen Adressenwert mit "114" aufweisen, der größer ist als die Einschreibadresse der Bildelementdaten in den oberen acht Bits des gleichen Wortes, d.h. mit "0072" in Hexadezimal. In ähnlicher Weise muß die Einschreibadresse der Bildelementdaten, die in den oberen acht Bits eines beliebigen Wortes angeordnet sind, einen Adressenwert mit "0072" in Hexadezimal aufwei-

sen, der größer ist als die Einschreibadresse der Bildelementdaten in den unteren acht Bits eines Wortes, das diesem beliebigen Wort vorausgeht. Wenn das Einschreiben durch das Festlegen der Einschreibadressen in dieser Weise durchgeführt wird, können die eingeschriebenen Bildelementdaten in einer Reihenfolge so aus der Speicherschaltung 54 oder 55 durch Inkrementieren der Ausleseadresse mit "0001" ausgelesen werden, daß die Bildelementdaten von der linken zur rechten Seite des Bildes und vom oberen Bild zu dem unteren Bild ausgelesen werden.

Folglich erzeugt die Adreßsignalgeneratorschaltung 70 während des Einschreibvorgangs ein Adreßsignal, das den Adressenwert für die Bildelementdaten in den oberen achts Bits des ersten Wortes kennzeichnet, das in der Bildelementdatengruppe unmittelbar auf das Kopfsignal folgt, gemäß dem Wert der in FIG. 3 gezeigten Adreßcodes "B3" bis "B18". Anschließend werden jederzeit die Bildelementdaten mit der Quantisierungszahl von achts Bits zu der Speicherschaltung 54 oder 55 geführt, wobei die Adreßsignalgeneratorschaltung ein 16-Bitadreßsignal erzeugt, das einen Adressenwert kennzeichnet, der mit "0072" in Hexadezimal inkrementiert wird und dieses Adressensignal zu der Speicherschaltung 54 oder 55 führt.

Wird angenommen, daß das in FIG. 1 gezeigte Kopfsignal Hy₁ wiedergegeben wird, erzeugt die Adreß-

Signalgeneratorschaltung 70 ein 16-Bitadreßsignal, das einen Wert "0000" in Hexadezimal kennzeichnet, und liefert dieses Adreßsignal zu der Speicherschaltung oder 55. Andererseits wird jedes Bit in den oberen sechs Bits der Bildelementdaten, die in den oberen acht Bits des ersten Wortes in der Bildelementdaten-

gruppe Y_V1 angeordnet sind, die das digitale Luminanzsignal betreffen, durch die Schalter S₁ bzw. Sg geführt, und in der Adresse "0000" in den RAMs M₁₁ bis M^₁ geschrieben, die in der Speicherelementgruppe 71-1 liegen.

Als nächstes erzeugt die Adreßsignalgeneratorschaltung 70 ein Adreßsignal, das einen Wert "0072" in Hexadezimal kennzeichnet. Jedoch verbleiben die Schalter S₁ bis Sg in ihrem ursprünglich verbundenem Zustand. Anschließend wird jedes Bit in den oberen sechs Bits der wiedergegebenen Bildelementdaten, die in den unteren acht Bits des ersten Wortes in der Bildelementdatengruppe Yy₁ angeordnet sind, die das digitale Luminanzsignal betrifft, über die Schalter S₁ bzw. Sg geführt, und in der Adresse "0072" in den RAMs M₁₁ bis Mg₁ geschrieben, die in der Speicherelementgruppe 71-1 liegen. Anschließend wird in ähnlicher Weise jedes Bit in den oberen sechs Bits der Bildelementdaten in der Bildelementdatengruppe Yy₁ mit einer Adresse, die mit "0072" inkrementiert wird, in die RAMs M₁₁ bis Mg₁ eingeschrieben, die in der Speicherelementgruppe 71-1 liegen. Damit werden im ganzen 572 Bildelementdaten in die Bildelementdatengruppe Yy₁ in die Speicherelementgruppe 71-1 eingeschrieben.

Das Kopfsignal Hy₂ wird nachfolgend wiedergegeben, und die Adreßsignalgeneratorschaltung 70 erzeugt wieder ein 16-Bitadreßsignal, das einen Wert "0000" in Hexadezimal kennzeichnet. In der gleichen Zeit werden die Schalter S₁ bis Sg umgeschaltet, so daß alle der 1-Bitdaten, die zu den Eingangsanschlüssen 72-1 bis 72-6 geführt werden, zu den RAMs M₁₂ bis Mg₂ in der Speicherelementgruppe 71-2 geführt werden. Folglieh wird jedes Bit in den oberen sechs Bits der wieder-

gegebenen Bildelementdaten, die in den oberen acht Bits des ersten Wortes in der Bildelementdatengruppe Y_VP angeordnet sind, die das digitale Luminanzsignal betrifft, über die Schalter S₁ bzw. Sg geführt, und mit der Adresse "0000" in die RAMs M₁₂ bis M₆₂ eingeschrieben, die in der Speicherelementgruppe 71-2 liegen. Anschließend erzeugt die Adreßsignalgeneratorschaltung 70 ein Adreßsignal, das durch einen Wert "0072" in Hexadezimal gekennzeichnet ist, wobei jedes Bit in den oberen sechs Bits der wiedergegebenen Bildelementdaten, die in den unteren acht Bits des ersten Wortes in der Bildelementdatengruppe Yy₂ angeordnet sind, die das digitale Luminanzsignal betreffen, mit der Adresse "0072" in die RAMs M₁₂ bis Mg₂ eingeschrieben, die in der Speicherelementgruppe 71-2 liegen. In ähnlicher Weise wird anschließend jedes Bit in den oberen sechs Bits der Bildelementdaten in der Bildelementdatengruppe Yy₂ mit einer Adresse, die mit "0072" inkrementiert wird, in die RAMs M₁₂ bis Mg₂ eingeschrieben, die in der Speicherelementgruppe 71-2 liegen.

In ähnlicher Weise werden die Bildelementdaten in den Bildelementdatengruppen Yy, und Yy/ in die Speicherelementgruppen 71-3 bzw. 71-4- eingeschrieben. Zusätzlich werden die Bildelementdaten in den Bildelementdatengruppen (R-Y)_v1 und (B-Y)_v1 in die Speicherelementgruppen 71-5 und 71-6 eingeschrieben. Die Adressen, in denen die Bildelementdaten in die BiIdelementdatengruppen Yy-, Yy^, (R-Y)_v1 und (B-Y)_v1 eingeschrieben werden, werden mit "0072" inkrementiert und nehmen Werte "0000", "0072", "00E4", "0156", ... an. Die Bildelementdaten in der Bildelementdatengruppe Yyc» die nachfolgend erhalten wird, werden in die Speicherelementgruppe 71-1 eingeschrieben. Jedoch ist

die erste Einschreibadresse, die mit der Adreßsignalgeneratorschaltung 70 erzeugt wird, "0001", weil das Kopfsignal H^₇ unmittelbar vor der Bildelementdatengruppe Y-yt- wiedergegeben wird. Anschließend erzeugt die Adreßsignalgeneratorschaltung 70 eine Einschreibadresse, die mit "0072" in Hexadezimal inkrementiert wird und Werte "0073", "00E5", "0157", ... annimmt. Weiter werden die Bildelementdaten in den verbleibenden Bildelementdatengruppen Yyg» Υγγ» ^v8' (^~^V2 und (B-Y)_v2, die die gleiche Einheit wie die Bildelementdatengruppe Yy- bilden, mit den Adressen "0001", "0073", ... in die Speicherelementgruppen 71-2 bis 71-6 eingeschrieben. Der soweit beschriebene Einschreibvorgang wird in ähnlicher Weise wiederholt, und die Bildelementdaten in den Bildelementdatengruppen ^YV453' ^YV454» ^Yv456' (R-Y)_v114 und (B-Y)₇₁₁₄, die die letzte Einheit bilden, werden mit den Adressen "0071", ^M00E3", "0155", ... eingeschrieben.

Wenn von dem wiedergegebenen Signal ein analoges Videosignal in Übereinstimmung mit dem NTSC-System abgeleitet wird, wird die Anzahl der Abtastzeilen des von dem Decoder 50 erhaltenen digitalen Videosignal mit der die Abtastzeilen umsetzenden Schaltung 52 umgesetzt, bevor das Einschreiben bezüglich der Speicherschaltung 54 oder 55 ausgeführt wird. In diesem Fall ist der Einschreibvorgang bezüglich der Speicherschaltung der gleiche, wie der zuvor beschriebene Vorgang, außer daß die Anzahl der Daten auf 5/6 der Anzahl der Daten in dem zuvor beschriebenen Fall infolge der Umsetzung der Anzahl der Abtastzeilen reduziert ist. Deshalb wird die detaillierte Beschreibung für diesen Fall übergangen.

Während eines bezüglich der Speicherschaltungen 54 und 55 ausgeführten Auslesevorgangs, wird eine

33375U

Grundausleseadresse, die von der Adreßsignalgeneratorschaltung innerhalb der Speicherauslesesteuerung erzeugt wird und zu den Speieherelementgruppen 71-1 bis 71-6 geführt wird, mit "0001" inkrementiert. Die in die Speicherelementgruppen 71-1 bis 71-6 eingeschriebenen Bildelementdaten werden parallel ausgelesen. Die Geschwindigkeit, mit der das Auslesen bezüglich der Speicherelementgruppen 71-1 bis 71-4 ausgeführt wird, ist verschieden von der Geschwindigkeit, mit der das Auslesen bezüglich der Speicherelementgruppen 71-5 und 71-6 durchgeführt wird.

Die vorliegende Erfindung betrifft eine Adreßsignalerzeugungsschaltung ähnlich der Adreßsignalgeneratorschaltung 70, die ein Adreßsignal erzeugt, das einen Wert anzeigt, der mit einem vorbestimmten Wert (in dem zuvor beschriebenen Fall ist das Inkrement "0072") inkrementiert wird. Die vorliegende Schaltung wird nachfolgend für ein Ausführungsbeispiel einer Adreßsignalerzeugungsschaltung gemäß der Erfindung unter Bezugnahme auf FIG. 7 gegeben.

FIG. 7 stellt ein systematisches Schaltungsdiagramm dar, das ein Ausführungsbeispiel einer Adreßsignalerzeugungsschaltung gemäß der vorliegenden Erfindung zeigt. Ein von der in FIG. 5 gezeigten Steuerschaltung 59 erhaltener Wert, der mit den Adreßcodes "B3" bis "B10" in dem Kopfsignal übereinstimmt, wird zu einer Anfangswerteinsteilschaltung 75 über einen Eingangsanschluß 74 zugeführt. Die Anfangswerteinstellschaltung 75 erzeugt ein 16-Bitadreßsignal, das die Adresse kennzeichnet, in der die ersten Bildelementdaten in jeder der unterteilten Bildelementdatengruppen eingeschrieben werden soll. Die ersten BiIdelementdaten entsprechen den Daten, die in den oberen

acht Bits des ersten Wortes in jedem der 286 wortunterteilten Bildelementdatengruppen angeordnet sind. Die oberen acht Bits des 16-Bitadreßsignals, das durch die Anfangswerteinstellschaltung 75 erzeugt wird, werden zu einem Speichertreiber 76ü geführt und darin gespeichert, und die unteren acht Bits des gleichen Adreßsignals werden zu einem Speichertreiber 76L geführt und darin gespeichert. Wenn somit die Kopfsignale Hy^ bis Hy/- wiedergegeben werden, wird ein Wert "00" in Hexadezimal (alle nachfolgend gegebenen Werte sind Hexadezimalwerte) in den Speichertreibern 76ll und 76L gespeichert. Ein Speicherimpuls wird von der Anfangswerteinstellschaltung 75 zu den Speichertreibern 76U und 76L geführt.

Wenn als erstes der Ablauf startet, wird ein Treiberimpuls an einem Ausgangsanschluß 78 einer Signalerzeugungsschaltung 77 erzeugt und zu dem Speichertreiber 76L geführt. Somit wird ein 8-Bitsignal, in dem alle Bits "0" (Wert "00") sind, von dem Speichertreiber 76L erzeugt. Die oberen vier Bits des 8-Bitsignals, das durch den Speiehertreiber 76L erzeugt wird, werden zu einem Addierer 85U geführt, und die unteren vier Bits des gleichen Signals werden zu einem Addierer 85L geführt, wobei die Übertragung über einen 8-Bitübertragungsweg erfolgt. Zur gleichen Zeit wird das 8-Bitausgangssignal des Speichertreibers 76L über Ausgangsanschlüsse 91-1 bis 91-8 parallel als ein Adreßsignal erzeugt, das den unteren acht Bits des 16-Bitadreßsignals entspricht. Eine Steuerung 86 steuert die Signalerzeugungsschaltung so, daß alle Ausgangssignale der Signale der Signaler zeugungs schal tung 77 und das Ausgangssignal der Anfangswerteinstellschaltung 75 synchronisiert sind.

AIs nächstes wird ein Treiberimpuls an einem Ausgangsanschluß 79 der Signalerzeugungsschaltung 77 erzeugt und zu dem Speichertreiber 76U geführt. Deshalb erzeugt der Speichertreiber 76U ein Signal, das den Anfangswert "00" kennzeichnet, und die oberen vier Bits dieses Signals werden zu dem Addierer 85U über den 8-Bitübertragungsweg geführt, während die unteren vier Bits des Signals zu dem Addierer 85L geführt werden. Zur gleichen Zeit wird das 8-Bitausgangssignal des Speichertreibers 76U an den Ausgangsanschlüssen 91-1 bis 91-8 parallel als ein Adreßsignal erzeugt, das den oberen acht Bits des 16-Bitadreßsignals entspricht. D.h., das über die Ausgangsanschlüsse 91-1 bis 91-8 erhaltene Adreßsignal ist in einer Reihenfolge mit den unteren zuerst erhaltenen acht Bits und den oberen danach erhaltenen acht Bits zeitunterteilt, und der Anfangswert des Adreßsignals ist "0000". Wenn ein Speieherimpuls an einem Ausgangsanschluß 81 der Signalerzeugungsschaltung 77 erzeugt wird und zu einem Speichertreiber 87L geführt wird, wird ein Signal mit einem niedrigen Pegel an einem Ausgangsanschluß 80 erzeugt und in synchroner Phase mit dem Signal mit dem niedrigen Pegel, das an dem Ausgangsanschluß 80 anliegt, zu einem Eingangsanschluß einer Torschaltung 88 geführt. Der andere Eingangsanschluß der Torschaltung 88 liegt auf Masse. Wenn deshalb das Signal mit dem niedrigen Pegel zu dem obigen einen Eingangsanschluß der Torschaltung 88 geführt wird, erzeugt die Torschaltung 88 ein Signal mit einem hohen Pegel.

Dieses hochpeglige Ausgangssignal der Torschaltung 88 wird zu allen den unteren drei Bits entsprechenden Eingangsanschlüssen an dem Addierer 85U und gleichzeitig an einen dem siebten Bit entsprechenden Eingangsanschluß an dem Addierer 85L geführt. Die Addierer 85U und 85L sind beide zur Addition von Signalen ausge-

legt, die den oberen vier Bits und den unteren vier Bits unter dem 8-Biteingangssignal entsprechen, und erzeugen ein 4-Bitausgangssignal, das dem addierten Ergebnis entspricht. Das 4-Bitausgangssignal des Addierers 85U wird zu Eingangsanschlüssen entsprechend den oberen vier Bits in einen Speichertreiber 87U und zu Eingangsanschlüssen entsprechend den oberen vier Bits in den Speichertreiber 87L geführt. Andererseits wird das 4-Bitausgangssignal des Addierers 85L zu Eingangsanschlüssen entsprechend den unteren vier Bits in den Speichertreiber 87U und zu Eingangsanschlüssen entsprechend den unteren vier Bits in den Speichertreiber 87L geführt.

Weiter werden unter den 8-Bitausgangssignalen der Speichertreiber 76U, 76L, 87U und 87L die oberen vier Bits eines der Signale zu Eingangsanschlussen entsprechend den oberen vier Bits in den Addierer 85U getrennt geführt. Ferner werden unter den 8-Bitausgangs-Signalen der Speichertreiber 76U, 76L, 87U und 87L die unteren vier Bits eines der Signale getrennt zu Eingangsanschlüssen entsprechend den unteren vier Bits in den Addierer 85L geführt.

Zusätzlich wird ein Übertragsausgangssignal des Addierers 85U mit einer Speicherschaltung 89 gespeichert, und dieses Übertragsausgangssignal wird zu dem Addierer 85L geführt. Ferner wird ein Signal mit einem niedrigen Pegel konstant zu einem Eingangsanschluß entsprechend dem 5-ten Bit in den Addierer 85U und zu Eingangsanschlüssen entsprechend dem 5-ten, dem 6-ten und dem 8-ten Bit in den Addierer 85L geführt. Weiter wird ein Übertragsausgangssignal des Addierers 85L durch einen Übertragungsweg 90 geführt und anschließend zu dem Addierer 85U geführt, in dem dieses Ausgangssignal mit anderen EingangsSignalen addiert wird.

Folglich erzeugt die Torschaltung 88 während der Periode, in der ein Signal mit einem niedrigen Pegel an dem Ausgangsanschluß 80 der Signalerzeugung sschaltung 77 erhalten wird, ein Signal mit einem hohen Pegel. Deshalb addiert der Addierer 85U den Wert "7" der unteren vier Bits zu dem Wert (Anfangswert ist "0") der oberen vier Bits, und erzeugt ein 4-Bitausgangssignal. Der Addierer 85U addiert gleichzeitig den Wert des Übertragssignals, wenn dieses Signal zu diesem Addierer 85 über den übertragungsweg 90 zugeführt wird. Der Addierer 85L addiert den Wert "2" der unteren vier Bits zu dem Wert (Anfangswert ist "0") der oberen vier Bits, und erzeugt ein 4-Bitausgangssignal. Wenn das Übertragssignal der Speicherschaltung 89 zu diesem Addierer 85L geführt wird, addiert dieser Addierer 85L gleichzeitig das Übertragssignal. Andererseits erzeugt die Torschaltung 88 während der Periode, in der ein Signal mit einem hohen Pegel an dem Ausgangsanschluß erhalten wird, ein Signal mit einem niedrigen Pegel. Somit werden die Werte der unteren vier Bits des Addierers 85U und 85L beide gleich "0".

Wenn die unteren acht Bits des Anfangswertes "0000" mit dem Speichertreiber 76L erzeugt werden, wird ein Steuersignal mit einem niedrigen Pegel an dem Ausgangsanschluß 80 erzeugt und zu der Torschaltung 88 geführt. Damit wird von dem Addierer 85U ein Signal, das einen Wert "7" kennzeichnet, zu den Eingangsanschlussen entsprechend den oberen vier Bits über den 8-Bitübertragungsweg zu beiden Speichertreibern 87L und 87U geführt. Ein Signal von dem Addierer 85L, das einen Wert "2" kennzeichnet, wird zu Eingangsanschlüssen entsprechend den unteren vier Bits über den 8-Bitübertragungsweg zu beiden Speichertreibern 87L und 87U geführt. Weil in dieser Weise nur der

Speicherimpuls von dem Ausgangsanschluß 81 zu dem Speichertreiber 87L geführt wird, wird ein Signal, das einen Wert "72" kennzeichnet, mit dem Speichertreiber 87L gespeichert.

In der gleichen Zeit, wenn der Pegel des Ausgangssignals, das über den Ausgangsanschluß 80 der Signalerzeugungsschaltung 77 erhalten wird, auf den hohen Pegel umgeschaltet wird, wird ein Treiberimpuls, der über den Ausgangsanschluß 79 erhalten wird, zu dem Speichertreiber 76U geführt. Folglich werden die oberen acht Bits des Anfangswertes "0000" mit dem Speichertreiber 76U erzeugt und sind an den Ausgangsanschlüssen 91-1 bis 91-8 abgreifbar. Unter dem den Wert "00" kennzeichnenden 8-Bitsignal werden die oberen vier Bits, die den Wert "0" kennzeichnen, zu dem Addierer 85U geführt, während die den Wert "0" kennzeichnenden unteren vier Bits zu dem Addierer 85L geführt werden. Weil das über den Ausgangsanschluß 80 erhaltene Ausgangssignal in dieser Weise einen hohen Pegel annimmt, nimmt das Ausgangssignal der Torschaltung 88 einen niedrigen Pegel an. Somit wird ein Signal, das einen Wert "0" kennzeichnet, zu den Eingangsanschlüssen entsprechend den unteren vier Bits zu beiden Addierern 85U und 85L geführt. Deshalb wird ein den Wert "0" kennzeichnendes 4-Bitsignal von beiden Addierern 85U und 85L erzeugt, und das 4-Bitausgangssignal des Addierers 85U wird zu den Eingangsanschlüs- >. sen entsprechend den oberen vier Bits zu beiden Speichertreibern 87U und 87L geführt. Das 4-Bitausgangssignal des Addierers 85L wird zu den Eingangsanschlüssen entsprechend den unteren vier Bits zu beiden Speichertreibern 87U und 87L geführt.

Anschließend wird ein Speicherimpuls an einem Ausgangsanschluß 82 der Signalerzeugungsschaltung 77

erzeugt und zu dem Speichertreiber 87U geführt. Somit speichert der Speichertreiber 87U den obigen Wert "00" (dieser Wert nimmt den Wert des oberen Byte der zweiten Adresse "0072" an). Zusätzlich wird ein Treiberimpuls an einem Ausgangsanschluß 83 erzeugt und zu dem Speichertreiber 87L geführt.- Zur gleichen Zeit wird ein . Signal mit einem niedrigen Pegel an dem Ausgangsanschluß 80 erzeugt. Damit wird das 8-Bitsignal, das den Wert "72" kennzeichnet, das mit dem Speichertreiber 87L bis zu diesem Zeitpunkt gespeichert worden war, an den Ausgangsanschlüssen-91-1 bis 91-8 als ein Signal entsprechend dem unteren Byte der zweiten Adresse erzeugt. Weiter wird zur gleichen Zeit das den Wert "7" kennzeichnende 4-Bitsignal in dem Speichertreiber 87L zu den Eingangsanschlüssen entsprechend den oberen vier Bits in den Addierer 85U geführt, und das den Wert kennzeichnende 4-Bitsignal in dem Speichertreiber 87L wird zu den Eingangsanschlüssen entsprechend den unteren vier Bits in den Addierer 85L ge-.

führt. Wegen des Signals mit dem unteren Pegel, das an dem Ausgangsanschluß 80 anliegt, erzeugt die Torschaltung 88 wieder ein Signal mit einem hohen Pegel. Dieses hochpeglige Ausgangssignal der Torschaltung wird zu den Eingangsanschlüssen entsprechend den unteren drei Bits zu dem Addierer 85U und zu dem Eingangsanschluß entsprechend dem siebten Bit zu dem Addierer 85L geführt. Als ein Ergebnis der Addition der Werte "7" und "7", erzeugt der Addierer 85U ein Signal, das einen Wert "E" kennzeichnet. Andererseits folgt aus der Addition der zwei Werte "2" und "2", daß der Addierer 85L ein Signal erzeugt, das einen Wert "4" kennzeichnet. Das den Wert ¹¹E" kennzeichnende Signal, das von dem Addierer 85U erhalten wird, und das den Wert "4" kennzeichnende Signal, das von dem Addierer 85L erhalten wird, wird mit einem Speicherimpuls der nachfolgend an dem Ausgangsanschluß 81 erzeugt wird

COPY

όόό /0^4 ~ ·.

in dem Speichertreiber 87L gespeichert.

Als nächstes wird ein Treiberimpuls an einem Ausgangsanschluß 84 der Signalerζeugungsschaltung 77 erzeugt und zu dem Speichertreiber 87U geführt. Zur gleichen Zeit wird ein Signal mit einem hohen Pegel an dem Ausgangsanschluß 80 erzeugt. Folglich wird das den Wert "00" kennzeichnende 8-Bitsignal, das in dem Speichertreiber 87U bis zu diesem Zeitpunkt gespeichert worden war, an den Aus gangs anschluss en 91-1 bis 91-8 als ein Signal entsprechend dem oberen Byte des Adressensignals erzeugt. Damit wird die durch das Adreßsignal gekennzeichnete zweite Adresse gleich "0072". Zusätzlich nehmen zur gleichen Zeit die Eingangssignale, die zu den Einfangsanschlüssen entsprechend den unteren vier Bits zu beiden Addierern 85U bzw. 85L geführt werden, einen niedrigen Pegel an. Deshalb addiert der Addierer 85U das den Wert "0" kennzeichnende Signal, das von den oberen vier Bits in dem Speichertreiber 87U erhalten wird und zu den Eingangsanschlüssen entsprechend den oberen vier Bits zu dem Addierer 85U geführt wird, und das den Wert "0" kennzeichnende Signal, das zu den Eingangsanschlüssen entsprechend den unteren vier Bits zu dem Addierer 85U geführt wird, und erzeugt ein Signal, das einen Wert "0" kennzeichnet. Andererseits addiert der Addierer 85L das den Wert "0" kennzeichnende Signal, das von den unteren vier Bits in dem Speichertreiber 87U erhalten wird und zu den Eingangsanschlussen entsprechend den oberen vier Bits in den Addierer 85L geführt wird, und das den Wert "0" kennzeichnende Signal, das zu den Eingangsanschlüssen entsprechend den unteren vier Bits in den Addierer 85L geführt wird, und erzeugt ein Signal, das einen Wert "0" kennzeichnet. Diese Ausgangssignale der Addierer 85U und 85L werden in dem Spei-

chertreiber 87U gespeichert, wenn ein Speicherimpuls nachfolgend an dem Ausgangsanschluß 82 erzeugt wird.

Als nächstes wird ein Treiberimpuls am Ausgangsanschluß 83 erzeugt, und das Signal, das am Ausgangsanschluß 80 anliegt, nimmt wieder einen niedrigen Pegel an. Somit wird ein 8-Bitsignal, das einen Wert "E4" kennzeichnet, mit dem Speichertreiber 87L erzeugt, und wird über die Ausgangsanschlüsse 91-1 bis 91-8 als ein Signal entsprechend dem unteren Byte der dritten Adresse erhalten. Weiter addiert der Addierer 85U das den Wert "E" kennzeichnende Signal, das von den oberen vier Bits im Speichertreiber 87L erhalten wird und zu den Eingangsanschlüssen entsprechend den oberen vier Bits in den Addierer 85U geführt wird, und das den Wert ^M7" kennzeichnende Signal, das von der Torschaltung 88 und anderen Baugruppen erhalten wird und zu den Eingangsanschlüssen entsprechend den unteren vier Bits zum Addierer 85U geführt wird. Der Addierer 85U erzeugt somit ein 4-Bitsignal, das einen Wert "5" kennzeichnet. Zusätzlich wird ein Trägerausgangssignal an einem Trägerausgangsanschluß des Addierers 85U erzeugt, und wird in der Speicherschaltung 89 gespeichert. Andererseits addiert der Addierer 85L das den Wert "4" kennzeichnende Signal, das von den unteren vier Bits in dem Speiehertreiber 87L erhalten wird und zu den Eingangsanschlüssen entsprechend den oberen vier Bits im Addierer 85L geführt wird, und das den Wert "2" kennzeichnende Signal, das von der Torschaltung 88 und anderen Baugruppen erhalten wird und zu den Eingangsanschlüssen entsprechend den unteren vier Bits in den Addierer 85L geführt wird. Der Addierer 85L erzeugt somit ein Signal, das einen Wert "6" kennzeichnet. Diese Ausgangssignale der Addierer 85U und 85L werden im Speichertreiber 87L gespeichert, wenn ein Speieherimpuls nachfolgend an dem Ausgangsanschluß 81 erzeugt wird.

COPY I

AIs nächstes wird ein Treiberimpuls am Ausgangsanschluß 84 erzeugt, und das Signal, das am Ausgangsan-Schluß 80 anliegt, nimmt wieder einen hohen Pegel an. Somit wird ein 8-Bitsignal, das einen Wert "00" kennzeichnet mit dem Speichertreiber 87U erzeugt, und ist an den Ausgangsanschlüssen 91-1 bis 91-8 als ein Signal entsprechend dem oberen Byte der dritten Adresse abgreifbar. Somit wird die dritte Adresse gleich "00E4". Weiter addiert der Addierer 85U das den Wert "0" kennzeichnende Signal, das von den oberen vier Bits in dem Speichertreiber 87U erhalten wird und zu den Eingangsanschlüssen entsprechend den oberen vier Bits in den Addierer 85U geführt wird, und das den Wert "0" kenn- ;

zeichnende Signal, das zu den Eingangsanschlüssen entsprechend den unteren vier Bits in den Addierer 85U geführt wird. Der Addierer 85U erzeugt deshalb ein 4-Bitsignal, das einen Wert "0^M kennzeichnet. Andererseits addiert der Addierer 85L das den Wert "0" kennzeichnende Signal, das von den unteren vier Bits im Speicher-..reiber 87U erhalten wird und zu den Eingangsanschlüssen entsprechend den oberen vier Bits in den Addierer 85L !

geführt wird, das den Wert "0" kennzeichnende Signal,.

das zu den Eingangsanschlüssen entsprechend den unteren

vier Bits in den Addierer 85L geführt wird, und ein '

Signal, das von der Speicherschaltung 98 erhalten wird.

Der Addierer-85L erzeugt deshalb ein Signal, das einen '. Wert "1" kennzeichnet. Diese Ausgangssignale der Addierer 85U und 85L werden in dem Speichertreiber 87U gespeichert, wenn ein Speicherimpuls nachfolgend an dem Ausgangsanschluß 82 der Signalerzeugungsschaltung 77 erzeugt wird und nur zum Speichertreiber 87U geführt wird. Folglich erzeugt der Speichertreiber 87U das den Wert "00" kennzeichnende Signal, das dem oberen Byte der dritten Adresse entspricht, und anschließend speichert dieser Speichertreiber 87U das den Wert "01" kennzeichnende Signal, das dem oberen Byte der

vierten Adresse entspricht.

Als nächstes wird ein Treiberimpuls an dem Ausgangsanschluß 83 der Signalerzeugungsschaltung 77 erzeugt und zum Speichertreiber 87L geführt. Deshalb wird ein 8-Bitsignal, das einen Wert "56" kennzeichnet, an den Ausgangsanschlüssen 91-1 bis 91-8 als ein Signal entsprechend dem unteren Byte der vierten Adresse erzeugt. Zur gleichen Zeit wird ein Freigabeimpuls an einem Ausgangsanschluß 92 erzeugt und zu der Speicherschaltung 89 geführt, und zusätzlich wird der Pegel des Ausgangssignals, das am Ausgangsanschluß 80 anliegt, wieder auf den niedrigen Pegel umgeschaltet. Wie leicht der soweit gegebenen Beschreibung entnommen werden kann, addiert der Addierer 85U den Wert "5" und "7" und erzeugt ein Signal, das einen Wert "C" kennzeichnet. Andererseits addiert der Addierer 85L die Werte "6" und "2" und erzeugt ein Signal, das einen Wert "8" anzeigt. Folglich wird ein 8-Bitsignal, das einen Wert "C8" kennzeichnet, im Speichertreiber 87L gespeichert. Nachdem der Speichertreiber 87U betätigt ist und das Signal, das den Wert "01" kennzeichnet, das dem oberen Byte der vierten Adresse entspricht, anliegt, wird das den Wert "01" kennzeichnende Signal als das Signal gespeichert, das dem oberen Byte der fünften Adresse entspricht.

Ähnliche Vorgänge wie die soweit beschriebenen werden wiederholt. Damit wird ein einen Wert kennzeichnendes Adreßsignal, das mit "0072" inkrementiert wird, an den Ausgangsanschlüssen 91-1 bis 91-8 in der Reihenfolge erzeugt, in der die unteren acht Bits des Adreßsignals zuerst erzeugt werden und die oberen acht Bits des Adreßsignals nachfolgend erzeugt werden.

333754A ■■-.-" Λ^: -

Der Einstellwert der Anfangswerteinstellschaltung 75 wird in geeigneter Weise gemäß dem Signal geändert, das über den Eingangsanschluß 7k erhalten wird. Beispielsweise ist der Einstellwert "0001", wenn die Kopfsignale H^y bis H_v1o wiedergegeben werden, und ist "0002", wenn die Kopfsignale Hy₁^ bis H^o wiedergegeben werden. Weiter werden die Speichertreiber 87U und 87L, die Speicherschaltung 89 und dergleichen beim Einstellen des Anfangswertes auf "0" zurückgesetzt.

Gemäß der in FIG. 7 gezeigten Adreßsignalerzeugungsschaltung ist es möglich, ein Adreßsignal zur erzeugen, das einen Wert anzeigt, der aufeinanderfolgend mit "0072" von dem eingestellten Wert aufeinanderfolgend inkrementiert wird. Zusätzlich wird das 16-Bitadreßsignal, das einen einzigen Wert anzeigt, in die oberen acht Bits und unteren acht Bits unterteilt und zeitunterteilt wiedergegeben.

Die Anmeldung der Adreßsignalerzeugungsschaltung gemäß der vorliegenden Erfindung ist nicht auf den oben beschriebenen Fall beschränkt, bei dem die Schaltung für eine Speicherschaltung innerhalb eines Wiedergabegerätes mit einer Tonplatte verwendet wird, das vorausgehend in der zuvor genannten deutschen Anmeldung vorgeschlagen worden war, in der der Anmelder der gleiche Anmelder wie in der vorliegenden Anmeldung ist, wobei die Speicherschaltung zum Speichern von digitalen Videosignalen ausgelegt ist. Beispielsweise kann die Adreßsignalerzeugungsschaltung gemäß der Erfindung in zahlreichen Anmeldungen verwendet werden, in der eine Schaltung vorhanden ist, die ein Einschreibadreßsignal oder ein Ausleseadreßsignal erzeugt, das eine Adresse kennzeichnet, die aufeinanderfolgend mit einem vorbestimmten Wert inkrementiert wird.

Die vorliegende Erfindung ist nicht auf diese Ausführungsbeispiele beschränkt, sondern zahlreiche Variationen und Modifikationen können durchgeführt v/erden, ohne daß der Bereich der Erfindung verlassen wird,

Tr/Gu

-st-

Leerseite

Claims (6)

1. Reiche! u. Reichel . ' · . ^ _ _/;

   Parksiraße 13 J J J / b 4

   6000 Frankfurt a. M. 1

   VICTOR COMPANY OF JAPAN, LTD., Yokohama, Japan

   Patentansprüche

   (1J Adreßsignalerzeugungsschaltung für eine Speicherschaltung zum aufeinanderfolgenden Einschreiben oder Auslesen digitaler Daten in die Speicherschaltung mit einer Adresse, wobei die Adresse mit einem vorbestimmten Wert aufeinanderfolgend inkrementiert wird, dadurch gekennzeichnet, daß die Adreßsignalerzeugungsschaltung aufweist: einen ersten Speichertreiber (87U) zum Erzeugen eines m-Bitsignals, das oberen m Bit unter einer Summe von 2 m Bit in einem Adreßsignal entspricht, das erzeugt werden soll, wobei m eine ganze Zahl ist; einen zweiten Speichertreiber (87L) zum Erzeugen eines m-Bitsignals, das unteren m Bits in dem Adreßsignal entspricht, Schaltungseinrichtungen (77, 88) zum Unterteilen eines Signals, das durch 2m Bit dargestellt wird und einen vorbestimmten Viert aufweist, in Signale mit Werten, die den oberen m Bits und den unteren m Bits des vorbestimmten Wertes entsprechen, und zum abv/echselnden Erzeugen der Signale mit den Vierten, die den oberen m Bits und den unteren m Bits des vorbestimmten Viertes entsprechen; einen ersten Addierer (85U) zum Addieren wenigstens des Viertes der η Bits in dem Signal, das den vorbestimmten Wert aufweist und des Viertes der oberen η Bits in einem Ausgangssignal des ersten oder zweiten Speichertreibers, und zum Erzeugen eines n-Bitsignals, das dem oberen η Bit in dem ersten und zv/eiten Speichertreiber entspricht, wobei η eine ganze Zahl kleiner als m ist; einen zweiten Addierer (85L) zum Addieren wenigstens des Wertes der m-n Bits in dem Signal, das den vorbestimmten Wert aufweist und der unteren m-n Bits des Ausgangssignals des ersten oder zv/eiten Speichertreibers, und zum Erzeugen eines (m-n)-Bitsignals, das den unteren m-n Bits in dem

   ersten und dem zweiten Speichertreiber entspricht; Addiereinrichtungen (89, 90) zum Zuführen eines übertragsignals des ersten Addierers zu dem zweiten Addierer, um so das Übertragssignal mit einem anderen Eingangssignal des zweiten Addierers zu addieren, und zum Zuführen eines Übertragssignalε des zweiten Addierers zu dem ersten Addierer, um so das Übertragssignal des zweiten Addierers mit einem anderen Eingangssignal des ersten Addierers zu addieren; und Treibersteuereinrichtungen (77) zum abwechselnden Betätigen des ersten und zweiten Speichertreibers, damit der erste und zweite Speichertreiber abwechselnd und zeitunterteilt die oberen m Bits des 2m-Bitadreßsignals und die unteren m Bits des 2m-Bitadreßsignals erzeugt; daß der erste Speichertreiber die Ausgangssignale des ersten und zweiten Addierers speichert, die durch Zuführen eines Ausgangssignals des ersten Speichertreibers zu dem ersten und dem zweiten Addierer erhalten werden, wenn der erste Speichertreiber betätigt wird; und daß der zweite Speichertreiber die Ausgangssignale des ersten und des zweiten Addierers speichert, die durch Zuführen eines Ausgangssignals des zweiten Speichertreibers zu dem ersten und zweiten Addierer erhalten werden, wenn der zweite Speichertreiber betätigt vtird.
2. 2. Adreßsignalerzeugungs schaltung nach Anspruch 1, dadurch gekennzeichnet, daß weiter vorgesehen sind: eine Anfangswerteinstellschaltung (75) zum Einstellen eines Anfangswertes des Adreßsignals; ein dritter Speichertreiber (76U) zum Speichern eines Signals, das den oberen m Bits unter einem 2m-Bitsignal entspricht, das den in der Anfangswerteinstellschaltung eingestellten Anfangswert anzeigt, und zum Erzeugen eines gespeicherten Signals an den Ausgangsanschlüssen und zum gleichzeitigen Zuführen des

   gespeicherten Signals zu dem ersten Addierer; und einen vierten Speichertreiber (76L) zum Speichern eines Signals, das den unteren m Bits unter dem 2m-Bitsignal entspricht, das den Anfangswert anzeigt, und zum Erzeugen eines gespeicherten Signals an den Ausgangsanschlüssen und zum gleichzeitigen Zuführen des gespeicherten Signals zu dem zweiten Addierer; und daß die Treibersteuereinrichtung weiter Steuersignale zum Steuern der Arbeitsabläufe des dritten und vierten Speichertreibers erzeugt, so daß die Ausgangssignale des dritten und vierten Speichertreibers zeitunterteilt erzeugt werden.
3. 3. Adreßsignalerzeugungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltungseinrichtung eine Schaltung (77) zum Erzeugen eines Impulses aufweist, der zwei Pegel annehmen kann, wobei der Impuls in synchroner Phase mit Signalen in seinem Pegel variiert wird, die abwechselnd den ersten und den zweiten Speichertreiber betätigen; und eine Torschaltungseinrichtung (88), der der Impuls zugeführt wird, zum Zuführen eines Signals, das den oberen η Bits unter den oberen m Bits oder den unteren m Bits des Signales entspricht, das den vorbestimmten Wert des ersten Addierers gemäß dem Pegel des Impulses aufweist, und zum Zuführen eines Signals, das den unteren m-n Bits unter den oberen m Bits oder dem unteren m Bit des Signals entspricht, das den vorbestimmten Wert des zweiten Addierers gemäß dem Pegel des Impulses aufweist.
4. 4. Adreßsignalerzeugungsschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Addiereinrichtung das Übertragssignal des ersten Addierers speichert und das zu addierende gespeicherte Übertragssignal als ein Signal, das einen Wert "1" anzeigt, in den zweiten Addierer führt, und daß die Addiereinrichtung eine Speicherschaltung (89), die im wesentlichen zu dem gleichen Zeitpunkt freigegeben wird, wenn der zweite Speichertreiber angetrieben wird. 10
5. 5. Adreßsignalerzeugungsschaltung-nach Anspruch 1, dadurch gekennzeichnet, daß die digitalen Daten Bildelementdatengruppen sind, die durch Unterziehen eines analogen Videosignals, das einem Vollbild oder einem Teilbild entspricht, einer digitalen Impulsmodulation erhalten werden, und daß die Bildelementdatengruppen alle aus mehreren Bildelementdaten gebildet werden, die in einer Reihenfolge von Bildelementdaten in einer Abtastzeile, die im obersten Abschnitt eines Schirms angeordnet ist, zu Bildelementdaten in einer Abtastzeile, die im untersten Abschnitt des Bildes angeordnet ist, und von links nach rechts des Schirmes zeitsequentiell übertragen werden.
6. 6. Adreßsignalerzeugungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Anfangswerteinstellschaltung einen Anfangswert einstellt, der durch einen Adreßcode innerhalb eines Kopfsignals gekennzeichnet ist, das zusammen mit den digitalen Daten übertragen wird.