JPS6132090A - 画像メモリ用補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は画像メモリ用補正装置に係り、特にコンピュー
タ用バッファメモリとしてその一部又は全部が共用され
た画像メモリから読み出されるべき画素データを補正し
て出力する補正装置に関する。

従来の技術 従来より、パルス符号変調（ＰＣＭ）等のディジタルパ
ルス変調をして得たディジタルオーディオ信号が、カラ
ー静止画等の補助的な情報のディジタルビデオ信号を付
加されて円盤状記録媒体（以下「ディスク」という〉に
断続するビット列の変化として時系列的に記録されたデ
ィジタルオーディオディスクが知られている。かかるデ
ィジタルオーディオディスクは、ディスクからの反射光
又は透過光の光強度の変化、あるいはディスクと再生針
の電極との間に形成された静電容量の変化を検出されて
既記緑信号が読み取り再生される。

このディジタルオーディオ−ディスクの再生装置内には
、ディジタルオーディオ信号の再生回路の他に上記のデ
ィジタルビデオ信号の再生回路が設けられている。更に
このディジタルビデオ信号再生回路内にはディジタルビ
デオ信号（画素データ）を蓄積し、読み出すメモリ回路
（画像メモリ）と、この画像メモリをアクセスする７ｊ
めの制御回路と、画像メモリから読み出された画素デー
タをＤ／Ａ変換器を通した後供給され所定の標準テレビ
ジョン方式の複合映像信号を出力するエンコーダと、こ
のエンコーダに供給される各種同期信号（例えば垂直同
期信号、水平同期信号、バーストフラグパルス、垂直ブ
ランキングパルスなど）や画像メモリのアクセスのため
のメモリ制御パルス等を発生する信号発生装置その他よ
り構成されている。

他方、上記のディジタルオーディオディスクには、本出
願人が特願昭５８−１２４２１７号等にて提案した如く
、ディジタルビデオ信号と共に、パーソナルコンピュー
タ等と対話形式の再生を行なわせるための制御プログラ
ム信号データ等が記録されているものがある。かかるデ
ィスクを再生する場合は、ディスク再生装置にパーソナ
ルコンピュータ等の判断機能を持った機器が接続される
。

このようなシステムにおいて、ディスク再生装置内の前
記画像メモリをパーソナルコンピュータのデータ記憶部
として共存させた方が回路構成の簡略化、低価格化等の
点より好ましい。

発明が解決しようとする問題点 しかるに、上記の如き画像メモリを画像記憶部とデータ
記憶部と夫々共存させたシステム、あるいは画素データ
自体を］ンビュータにより数値処理するシステムなどに
おいて、画像メモリは最終的にモニター装置へ出力する
再生複合映像信号の映像期間で蓄積画素データを読み出
し、また水平帰線消去期間で再生画素データを書き込む
が、コンピュータによって上記映像信号内で画像メモリ
をアクセスすると、上記の蓄積画素データを読み出せな
いために、再生複合映像信号にドロップアウトを生じさ
せ、再生画面にノイズが発生してしまうという問題点が
あった。一方、コンピュータによる画像メモリのアクセ
スを、上記水平帰線消去期間や垂直帰線消去期間等の映
像期間以外の期間でのみ行なう場合は、上記のドロップ
アウトの問題は発生しない反面、アクセスのための持ち
時間が必要となり、多量の情報処理を行なえず、演算速
度を大幅に上げることができないという問題点があった
。

そこで、本発明は画像メモリの読み出しタイミングと中
央処理装置（ＣＰＵ）のアクセスタイミングと重なった
時には、遅延回路を通過した読み出し出力画素データに
すげ替えて出力するこにより、上記の問題点を解決した
画像メモリ用補正装置を提供することを目的とする。

問題点を解決するだめの手段 本発明は遅延回路とスイッチ回路手段とよりなる。遅延
回路は最終出力複合映像信号の水平帰線消去期間内で入
力画素データを書き込む画像メモリから、映像期間に読
み出される画素データを一定期間涯延する。スイッチ回
路手段は上記の画像メモリの出力画素データと遅延回路
の出力画素データとのうちいずれか一方を選択出力する
回路手段で、中央処理装置による画像メモリのアクセス
時が画像メモリの読み出し期間内のときにのみ遅延回路
の出力画素データを選択出力し、それ以外の期間は画像
メモリの出力画素データを選択出力する。

中央処理装置は画像メモリをその読み出し期間内にアク
セスして、中央処理装置からのデータを画像メモリに書
き込むか、画像メモリからデータを読み出して中央処理
装置へ供給させると、画像メモリから読み出されるべき
画素データは欠落するが、遅延回路からは画素データが
出力されるから、これにづ−げ替えることができる。以
下、本発明の一実施例について図面と共に説明する。

実施例 第１図は本発明装置の一実施例のブロック系統図を示す
。同図中、メモリ回路１は前記画像メモリに相当する回
路で、前記ディスク再生装置内のコントローラ２から取
り出された画素データ（ディスクから再生した画素デー
タ）はラッチ３を経てデータ入力端子に印加される。こ
こで、上記の画素データは、例えば輝度信号を標本化周
波数９Ｍ）−１ｚで標本化した後量子化して得た量子化
ビット数８ビツトの輝度画素データと、２種の色差信号
（例えばＲ−Ｙ及びＢ−Ｙ）を夫々別々に標本化周波数
２．２５ＭＨ２で標本生後量子化して得た量子化ビット
数８ビツトの２種の色差画素データとよりなる。４つの
輝度画素データと２種の色差画素データの各々１つずつ
とよりなる計６つの画素データを単位として、時系列的
に合成されたコンポーネント符号化信号がラッチ３を経
てメモリ回路１のデータ入力端子に印加される。

ここで、本出願人が先に特開昭５８−１８４８８３号に
て提案した如く、輝度画素データとして水平帰線消去期
間などを伝送しないで画像情報のみを伝送した場合、−
走査線当り４５６個程度（水平走査周波数１５．６２５
　ｋＨｚの場合）とすることができ、また１フレ一ム分
の有効走査線数を５７２本とするこにより、−走査線当
りの輝度画素データ数と有効走査線数との積が２１８に
極めて近く、がっ、２１８を越えない値となる。このた
め、輝度画素データは一ビット当り４個の６４ｋ　ＲＡ
Ｍ　（ランダム・アクセス・メモリ）に効率良く蓄積で
き、また２種の色差画素データは夫々−走査線数当り輝
度画素データ数の１／４であるから、１ビット当り各１
個の６４ｋ　ＲＡＭに効率良く蓄積することができる。

従って、−標本点当りの量子化ビット数８ビツトの各画
素データを８ビツトすべて再生する場合は、メモリ回路
１は４Ｂ　（＝８Ｘ　（４、＋１＋１））個の６４ｋ　
ＲＡＭからなり、これにより１フレ一ム分の上記コンポ
ーネント符号化信号を過不足なく蓄積することができる
。

なお、伝送一単位当りの６個の画素データ（すなわち、
４つの輝度画素データと２種の色差画素データの各１つ
ずつとよりなる。）は、メモリ回路１の同一アドレスに
記憶される。従って、−走査線当り４５６個の輝度画素
データと、各１１４（＝４５６／　４　）個ずつの２種
の色差画素データは、１１４のアドレスに夫々記憶され
ることになる。

メモリ回路１は最終出力複合映像信号の映像期間で上記
の全部で１１４のアドレスに蓄積されている一走査線分
の各画素データ（輝度画素データ。

２種の色差画素データの３種の画素データ）を並列に、
かつ、順次に読み出す必要上、映像期間を１１４分割す
るものとすると、１日期間は１４１分割されることにな
る。更に所要の分解能を得るため各分割区間（これをＫ
で示す）を８分割するものとすると、マスタークロック
周波数は第２図（Ａ）に示す如く、１４１×８ＸｆＨ（
ただし、ｆ＋−＋は水平走査周波数）となる。コントロ
ーラ２はこのマスタークロックを内蔵の発振器より発振
出力してこれを分周及びデコードして、後述の第２図（
Ｂ）〜（Ｆ）及び第３図（Ａ＞、（Ｂ）に示す各種パル
スを発生出力すると共に、アドレスカウンタにより例え
ば各１６ビツトの書き込み用アドレス信号及び読み出し
用アドレス信号を夫々発生出力する。

上記書き込み用アドレス信号はコントローラ２の端子２
Ｗより前記２７Ｋ　（＝　１４１に一１１４Ｋ）の水平
帰線消去期間に取り出され、その上位８ビツトがドライ
バ４　Ｕに供給され、かつ、その下位８ビツトがドライ
バ４Ｌに供給される。また、上記読み出し用アドレス信
号はコントローラ２の端子２Ｒより前記１１４にの映像
期間に取り出され、その上位８ビツトがドライバ５Ｕに
供給され、かつ、その下位８ビツトがドライバ５Ｌに供
給される。ドライバ４ｔＪ、、４Ｌ、５ｔＪ及び５Ｌは
夫々コントローラ２の端子２ａ、２ｂ、２ｃ及び２ｄよ
りのパルスのローレベル期間のみドライブされる。

まず、書き込み時の動作につき説明するに、コントロー
ラ２は端子２ｂより第２図（Ｄ＞に示す如きパルスをド
ライバ４Ｌに供給上でそのローレベル期間これをドライ
ブし、端子２Ｗより取り出された書き込み用アドレス信
号の下位８ビツトをドライバ４Ｌを通してアドレスバス
を介してメモリ回路１のアドレス端子に印加する。この
状態において次にコントローラ２の端子２ｅよりメモリ
回路１に供給されるパルスＲＡＳが第２図（Ｂ）に示す
如く立下り、その時点で書き込み用アドレス信号の下位
８ビツトがメモリ回路１に取り込まれる。次にコントロ
ーラ２の端子２ａより取り出される第２図（Ｅ）に示す
如きパルスが立下るので、その日−レベル期間、ドライ
バ４Ｕがドライブされ、トライバ４ｕより書き込み用ア
ドレス信号の上位８ビツトがメモリ回路１のアドレス端
子に印加される。この状態において、コントローラ２の
端子２［よりメモリ回路１に供給されるパルスＣＡＳが
第２図（Ｃ）に示す如く立下り、その時点で書き込み用
アドレス信号の上位８ビツトがメモリ回路１に取り込ま
れる。

次に、コントローラ２はその端子２ｇより第２図（Ｆ）
に実線で示す如く、ハイレベルとなる書き込みパルスＷ
Ｅ１をメモリ回路１に供給する。

これによりメモリ回路１は書き込みパルスＷＥ１のハイ
レベル期間中、ラッチ３よりの画素データを、上記の如
く直前に指定された１６ビツトの書き込みアドレスに書
き込む。ここで、２つの画素データが４４．１ｋＨ２＝
で再生される場合は、１Ｈ期間では平均して６つの画素
データが伝送されることになる。この６つの画素データ
はメモリ回路１に水平帰線消去期間（２７Ｋ）で書き込
まれる。

次にメモリ回路１の画素データの読み出し動作につき説
明するに、コントローラ２はその端子２Ｒより読み出し
用アドレス信号を出力し、その端子２ｃ、２ｄより第２
図（Ｅ）、（Ｄ）に示すパルスを発生出力すると共に、
その端子２ｅ、２ｆより第２図（Ｂ）、（Ｃ）に示すパ
ルスＲＡＳ。

ＣＡＳを出力し、かつ、その端子２ｇより第２図（Ｆ）
に破線で示す如く、常時ローレベルの信号を出力する。

これにより、読み出し用アドレス信号の下位８ビツトと
上位８ビツトとがメモリ回路１に順次に取込まれた後、
その読み出しアドレスの蓄積画素データが読み出される
。ここで、メモリ回路１は前記したように、同一アドレ
スには４つの輝度画素データと２種の色差画素データが
各１つずつの計６つの画素データが記憶されており、上
記の読み出し時にはこれら６つの画素データが一括して
読み出される。このうち、４つの輝度画素データはメモ
リ回路１内のラッチドライバにより−Ｈパラレルにラッ
チされた後、２．２５ＭＨ２のラッチパルスの一周期内
に順次時分割的に取り出されて遅延回路６ａ及びスイッ
チ回路７ａに夫々供給される。また、２種の色差画素デ
ータの各１つは、上記２．２５ＭＨ２のラッチパルスの
一周期内に１回取り出され、一方の色差画素データは遅
延回路６ｂ及びスイッチ回路７ｂに夫々供給され、また
これと同時に他方の色差画素データは遅延回路６Ｃ及び
スイッチ回路７Ｃに夫々供給される。

上記の画像メモリとしてのメモリ回路１は、コンピュー
タのバッファメモリとしてその一部又は全部が共用され
る。コンピュータの要部は第１図に示すように中央処理
装置（ＣＰＵ）８及びキーボード９よりなる。ＣＰＵ８
はコントローラ２により発生された第３図（Δ）、（Ｂ
）に示す如き制御パルスが入力ポート８ａに供給され、
制御パルスのハイレベル期間のみ、メモリ回路１のアク
セス可能状態とされ、制御パルスのローレベル期間はア
クセスを禁止される。この制御パルスは水平走査期間（
）ｌ）レートで図示すると第３図（Ａ＞に示す如くにな
り、そのハイレベル期間１１４には映像期間に相当し、
そのローレベル期間２７には水平帰線消去期間に相当す
る。また、第３図（Ｂ）は上記制御パルスを垂直走査期
間（Ｖ）レートで図示した波形図で、垂直帰線消去期間
（Ｖ、ＢＬＫ）はハイレベルで、それ以外の１Ｖ期間で
は第３図（Ａ＞に示したように映像期間のみハイレベル
となり、水平帰線消去期間では１］−レベルとなるので
、Ｘ印で示しである。従って、ＣＰＵ８は映像期間並び
に垂直帰線消去期間でメモリ回路１をアクセスすること
ができる。

かかるＣＰＵ８のメモリアクセス可能期間内において、
ＣＰＵ８は出力ポート８ｂより１６ビツトのアドレス信
号をアドレスラッチ１０へ供給し、かつ、その出力ポー
ト８Ｃよりラッチパルスをアドレスラッチ１０に供給す
る。アドレスランチ１０より取り出された１６ビツトの
アドレス信号（書き込み用又は読み出し用）は、その上
位８ビツトがドライバ１１Ｕに供給され、その下位８ビ
ツトがドライバ１１Ｌに供給される。ドライバ１１Ｕ及
び１１１−にはメモリアクセス時のみ夫々コントローラ
２の端子２ｈ及び２１より第２図（Ｅ）及び（Ｄ＞に示
す如きパルスが夫々印加され、そのパルスのローレベル
期間ドライブ制御される。従って、ＣＰｔＪ８のメモリ
アクセス時には、ドライバ１１Ｌ及び１１ＬＪが順次に
ドライブされ、前記と同様にしてメモリ回路１のアドレ
ス端子には、共通のアドレスバスを介してドライバ１１
Ｌ。

１１Ｕより順次にアドレス信号の下位８ビツトと上位８
ビツトとが印加される。

また、ｃｐｕｓのメモリアクセス時には、ＣＰＵ８はそ
の出力ポート８ｄより第２図（Ｇ）、第４図（Ａ＞及び
（Ｂ）に夫々示す如きパルスを発生出力し、コントロー
ラ２の端子２ｊに印加する一方、スイッチングパルスと
してスイッチ回路７ａ、７ｂ及び７Ｃに夫々印加する。

このパルスは、ハイレベルによってメモリ回路１のアク
セスをリクエストするパルス（リクエストパルスという
ものとする）で、コントローラ２はその端子２ｊの入力
パルスがハイレベルとなったときには、端子２ａ、２ｂ
、２ｃ、２ｄよりハイレベルの信号を出力すると共に、
端子２ｉ　、２ｈより第２図（Ｄ＞、（Ｅ＞に示すパル
スを発生出力し、その端子２ｋにＣＰＵ８の出力ポート
８ｅより第２図（１−１）に実線で示す如きハイレベル
の書き込みパルスＷＥ２の入力があったときは、その端
子２ｇより第２図（Ｆ）に実線で示す如きタイミングで
書き込みパルスＷＥ１を発生出力する。一方、端子２に
の入力信号が第２図（Ｈ）に破線で示す如く、ローレベ
ルであるときには、コントローラ２はその端子２ｇより
常時ローレベルの信号を出力する。

ここで、前記のリクエストパルスは第４図（Ａ）に示す
如く２７にの水平帰線消去期間はローレベルであり、そ
の他の期間は第４図（Ａ＞、（Ｂ）に夫々Ｘ印で示す如
く不定で、メモリアクセス時にのみハイレベルとなる。

従って、リクエストパルスがハイレベルとなり、かつ、
出力ポート８ｅよりハイレベルの信号が出力されたとき
は、メモリ回路１はドライバ１１Ｕ、１１Ｌより取り出
されたアドレスに、ｃｐｕｓの出力ポート８ｆよりラッ
チ１２を経てデータ入力端子に印加されたデータを書き
込む。また、リクエストパルスがハイレベルで、かつ、
出力ポート８ｅよりローレベルの信号が出力されたとき
は、メモリ回路１はドライバｉｉｕ、１１ｔ−より取り
出されたアドレスの蓄積データを読み出し、それをコン
トローラ２゜ラッチパルスが供給されるラッチ１３を通
してＣＰＵ８の入力ボート８ｇに印加する。ＣＰＬＪ８
はこの入力データをグラフィックス等のために加工する
。

ここで、ＣＰＵ８によるメモリアクセス時には、メモリ
回路１より前記画素データは読み出されない。しかして
、前記リクエストパルスがスイッチ回路７ａ、７ｂ及び
７Ｃに夫々スイッチングパルスとして印加されており、
そのハイレベル期間は遅延回路６ａ、６ｂ及び６Ｃより
取り出された画素デ゛−夕を選択出力し、そのローレベ
ル期間はメモリ回路１の出力画素データを選択出力する
ようにスイッチング制御するため、上記メモリアクセス
時にはスイッチ回路７ａ、７ｂ及び７Ｃより遅延回路６
ａ、６ｂ及び６Ｃの出力画素データが取り出される。な
お、遅延回路６ａ〜６Ｃは夫々互いに同一の一定期間（
Ｈ／’４．Ｈ等）、入力画素データを遅延する回路で、
アナログ回路及びディジタルメモリのいずれをも使用し
得る。

スイッチ回路７ａより取り出された輝度画素データ、ス
イッチ回路７ｂ、７ｃより取り出された２種の色差画素
データは夫々ＤＡ変換器１４に供給され、ここでアナロ
グ信号に別々に変換された後エンコーダ１５に供給され
る。エンコーダ１５は水平、垂直の同期信号やカラーバ
ースト信号を付加され、かつ、所定の標準方式に準拠し
た複合映像信号を生成すると共に、必要に応じてその映
像情報をキャラクタジェネレータ１６よりの信号にすげ
替えた後、出力端子１７を介してモニター装置へ出力す
る。このようにして、ＣＰＵ８によるメモリアクセス時
にも、ノイズの無い良好な画像を再生づ−ることができ
る。

なお、本発明は上記の実施例に限定されるものではなく
、例えばメモリ回路１に入力される画素データは、ディ
ジタルオーディオディスク以外の記録媒体、あるいはそ
の他の伝送路を経て入来した画素データにも適用するこ
とができる。

発明の効果 上述の如く、本発明によれば、］ンビュータ用バッファ
メモリとしてその一部又全部が共用された画像メモリの
読み出し期間にアクセスしても、再生複合映像信号にド
ロップアウトを発生させることはなく、よってノイズの
無い良好な再生画像を得ることができ、また中央処理装
置は画像メモリの読み出し期間にもアクセスすることが
できるから、演算速度を大幅に向上することができ、中
央処理装置で表現することができるグラフィックスの変
化速度を高めることができる等の数々の特長を有するも
のである。

【図面の簡単な説明】

第１図は本発明装置の一実施例を示すブロック系統図、
第２図、第３図及び第４図は夫々第１図図示ブロック系
統の動作説明用信号波形図である。 １・・・メモリ回路、２・・・コントローラ、６ａ。 ６ｂ、６ｃ・・・遅延回路、７ａ　、７ｂ　、７ｃｍ’
ｌイツチ回路、８・・・中央処理装置（ＣＰＵ）。

Claims (1)

【特許請求の範囲】
1. 入力画素データを最終出力複合映像信号の水平帰線消去
   期間内で書き込み、該書き込んだ画素データを映像期間
   で読み出す画像メモリの一部又は全部を中央処理装置の
   バッファメモリとして共用する装置において、該画像メ
   モリから読み出された画素データを一定期間遅延する遅
   延回路と、該画像メモリの読み出し期間において該中央
   処理装置による該画像メモリのアクセス時には該遅延回
   路の出力画素データを選択出力し、該アクセスが無いと
   きは該画像メモリの出力画素データをそのまま通過出力
   させるスイッチ回路手段とよりなることを特徴とする画
   像メモリ用補正装置。