JPH0579171B2 - - Google Patents
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Description
【発明の詳細な説明】
〔概要〕
本発明は、同一半導体基板上に半導体素子と電
極パツドとが形成されている半導体装置におい
て、前記半導体素子の素子間の電気的分離をＵ溝
により行ない、一方、前記電極パツドのパツド間
の電気的分離をＰ−Ｎ接合により行なうことを特
徴としている。本発明によれば電極パツド周辺に
形成されたＵ溝を起因とするストレスが存在しな
くなり、このため該ストレスが原因と考えられる
トランジスタのコレクタ・エミツタ間リーク等を
防止することが可能となる。
極パツドとが形成されている半導体装置におい
て、前記半導体素子の素子間の電気的分離をＵ溝
により行ない、一方、前記電極パツドのパツド間
の電気的分離をＰ−Ｎ接合により行なうことを特
徴としている。本発明によれば電極パツド周辺に
形成されたＵ溝を起因とするストレスが存在しな
くなり、このため該ストレスが原因と考えられる
トランジスタのコレクタ・エミツタ間リーク等を
防止することが可能となる。
本発明は半導体装置に関するものであり、更に
詳しく言えば素子間分離をＵ溝により行なつてい
る半導体装置に関するものである。
詳しく言えば素子間分離をＵ溝により行なつてい
る半導体装置に関するものである。
第２図ａは従来例に係る半導体装置の上面図で
あり、２はパツド部１の周辺に形成された各パツ
ド部を電気的に分離するＵ溝部である。また第２
図ｂは同図ａに示すＸ−Ｘの矢視断面図であり、
３はｐ型Si基板、４はｎ型埋込み層、５はｎ型エ
ピタキシヤル層、６はＵ溝の表面に形成された
SiO2膜、７はＵ溝中に埋込まれたポリSi膜、８
は半導体基板表面に形成されたSiO2膜、９はパ
ツド部１を形成するAlからなる電極パツドであ
る。
あり、２はパツド部１の周辺に形成された各パツ
ド部を電気的に分離するＵ溝部である。また第２
図ｂは同図ａに示すＸ−Ｘの矢視断面図であり、
３はｐ型Si基板、４はｎ型埋込み層、５はｎ型エ
ピタキシヤル層、６はＵ溝の表面に形成された
SiO2膜、７はＵ溝中に埋込まれたポリSi膜、８
は半導体基板表面に形成されたSiO2膜、９はパ
ツド部１を形成するAlからなる電極パツドであ
る。
このように、従来例によれば半導体素子間をＵ
溝により電気的に分離するとともに、パツド部１
の周辺にもＵ溝を形成して該パツド部１の電気的
分離を行なつている。
溝により電気的に分離するとともに、パツド部１
の周辺にもＵ溝を形成して該パツド部１の電気的
分離を行なつている。
ところで、従来例のように電極パツド９の周辺
にＵ溝を形成するとき、該Ｕ溝から一定の方向
（図において破線Ａで示す方向）に結晶転位等の
結晶欠陥が現われ、これを原因として内部回路の
トランジスタにコレクターエミツタ間リーク電流
不良が多発することを本発明者は発見した。
にＵ溝を形成するとき、該Ｕ溝から一定の方向
（図において破線Ａで示す方向）に結晶転位等の
結晶欠陥が現われ、これを原因として内部回路の
トランジスタにコレクターエミツタ間リーク電流
不良が多発することを本発明者は発見した。
なおリーク電流不良検出条件はVCE＝5V、ICE
≧1μAである。
≧1μAである。
第３図はリーク不良が起きているトランジスタ
の断面図である。図のように前述の結晶転位等が
生じている半導体基板の近くに形成されたトラン
ジスタのエミツタ拡散層１１には部分的に異常拡
散が起こり、これによりエミツタ拡散層１１がベ
ース拡散層１０を貫いてコレクタ層としてのｎ型
エピタキシヤル層５に達している。但し、この現
象はトランジスタ自体がＵ溝に分離されていなく
ても起こる。
の断面図である。図のように前述の結晶転位等が
生じている半導体基板の近くに形成されたトラン
ジスタのエミツタ拡散層１１には部分的に異常拡
散が起こり、これによりエミツタ拡散層１１がベ
ース拡散層１０を貫いてコレクタ層としてのｎ型
エピタキシヤル層５に達している。但し、この現
象はトランジスタ自体がＵ溝に分離されていなく
ても起こる。
なお欠陥層が生じる方向Ａはウエハの結晶軸方
向によつて異なり、内部回路のトランジスタに与
える影響が最も大きのは、（111）面ウエハである
ことを確認している。またトランジスタの周辺に
形成されたＵ溝からは、第２図で示すような結晶
欠陥層が生じていないことも確認している。
向によつて異なり、内部回路のトランジスタに与
える影響が最も大きのは、（111）面ウエハである
ことを確認している。またトランジスタの周辺に
形成されたＵ溝からは、第２図で示すような結晶
欠陥層が生じていないことも確認している。
本発明はかかる従来の問題に鑑みて創作された
ものであり、Ｕ溝分離により高密度、高速の半導
体デバイスの作成を可能とするとともに、信頼性
の高い半導体デバイスの作成を可能とする半導体
装置の提供を目的とする。
ものであり、Ｕ溝分離により高密度、高速の半導
体デバイスの作成を可能とするとともに、信頼性
の高い半導体デバイスの作成を可能とする半導体
装置の提供を目的とする。
本発明は、同一半導体基板上に半導体素子と電
極パツドとが形成されている半導体装置におい
て、前記半導体素子の素子間の電気的分離をＵ溝
により行ない、一方、前記電極パツドのパツド間
の電気的分離をＰ−Ｎ接合により行なうことを特
徴とする。
極パツドとが形成されている半導体装置におい
て、前記半導体素子の素子間の電気的分離をＵ溝
により行ない、一方、前記電極パツドのパツド間
の電気的分離をＰ−Ｎ接合により行なうことを特
徴とする。
本発明によれば各半導体素子の素子間分離はＵ
溝により行なわれているので、従来のＰ−Ｎ接合
による分離に比べて素子の高密度化が可能である
とともに、電極パツドのパツド間分離はＰ−Ｎ接
合により行なわれているので、従来のＵ溝による
ストレスを起因とする半導体素子の不良を防止で
きる。
溝により行なわれているので、従来のＰ−Ｎ接合
による分離に比べて素子の高密度化が可能である
とともに、電極パツドのパツド間分離はＰ−Ｎ接
合により行なわれているので、従来のＵ溝による
ストレスを起因とする半導体素子の不良を防止で
きる。
次に図を参照しながら本発明の実施例について
説明する。第１図は本発明の実施例に係る電極パ
ツドをＰ−Ｎ接合により電気的に分離する工程を
説明する図である。
説明する。第１図は本発明の実施例に係る電極パ
ツドをＰ−Ｎ接合により電気的に分離する工程を
説明する図である。
(1) まずｐ型Si基板１２にｎ型埋込み層１３を形
成した後にｎ型エピタキシヤル層１４を形成す
る（同図ａ）。
成した後にｎ型エピタキシヤル層１４を形成す
る（同図ａ）。
なお半導体素子側では、この工程の後にＵ溝
が形成され、更にＵ溝の表面にSiO2膜を形成し
た後にポリSi膜が埋込まれる。
が形成され、更にＵ溝の表面にSiO2膜を形成し
た後にポリSi膜が埋込まれる。
(2) 次にLOCOS法により、Si3N4膜１５をマスク
として酸化し、SiO2膜１６を形成する（同図
ｂ）。
として酸化し、SiO2膜１６を形成する（同図
ｂ）。
(3) 次いでレジスト膜１７をマスクとしてボロン
イオン（B+、60KeV、５×1015／cm2）を注入
する（同図ｃ）。
イオン（B+、60KeV、５×1015／cm2）を注入
する（同図ｃ）。
(4) 次にSi3N4膜１５を除去して全面酸化するこ
とにより、SiO2膜１８およびp+拡散層１９を形
成する（同図ｄ）。
とにより、SiO2膜１８およびp+拡散層１９を形
成する（同図ｄ）。
(5) その後、Al層を被着した後にパターニング
してAl電極パツド２０を形成する（同図ｅ）。
してAl電極パツド２０を形成する（同図ｅ）。
このようにして、Ｐ−Ｎ接合により電気的に分
離されたAl電極パツド２０と不図示のＵ溝によ
り電気的に分離された半導体素子が完成する。
離されたAl電極パツド２０と不図示のＵ溝によ
り電気的に分離された半導体素子が完成する。
本発明の実施例によれば、半導体素子はＵ溝に
より電気的に分離されるので、素子の高密度化が
可能となる。一方、Al電極パツド２０はＰ−Ｎ
接合により電気的に分離されるので、従来のよう
なAl電極パツド周辺に形成されたＵ溝を起因と
するストレスによつて生じる結晶欠陥層の発生を
防止できる。これによりトランジスタのコレクタ
ーエミツタ間のリーク電流等を防止して信頼性の
高い半導体素子を作成することが可能となる。
より電気的に分離されるので、素子の高密度化が
可能となる。一方、Al電極パツド２０はＰ−Ｎ
接合により電気的に分離されるので、従来のよう
なAl電極パツド周辺に形成されたＵ溝を起因と
するストレスによつて生じる結晶欠陥層の発生を
防止できる。これによりトランジスタのコレクタ
ーエミツタ間のリーク電流等を防止して信頼性の
高い半導体素子を作成することが可能となる。
なお従来、ロツト不良（ロツト不良条件はロツ
ト内から抽出したウエハのうち半分以上が不良で
ある場合であり、ウエハの不良条件はウエハ内か
ら抽出したチツプのうち半分以上が不良である場
合である。）がほぼ20％の割合で発生していたも
のが、本発明の適用により皆無となつた。
ト内から抽出したウエハのうち半分以上が不良で
ある場合であり、ウエハの不良条件はウエハ内か
ら抽出したチツプのうち半分以上が不良である場
合である。）がほぼ20％の割合で発生していたも
のが、本発明の適用により皆無となつた。
以上説明したように、本発明によれば半導体素
子の素子間分離をＵ溝により行なうことにより半
導体装置の高密度化および高速動作が可能となる
とともに、電極パツドのパツド間分離をＰ−Ｎ接
合により行なうことにより半導体素子の不良を防
止して半導体装置の信頼性の向上が可能となる。
子の素子間分離をＵ溝により行なうことにより半
導体装置の高密度化および高速動作が可能となる
とともに、電極パツドのパツド間分離をＰ−Ｎ接
合により行なうことにより半導体素子の不良を防
止して半導体装置の信頼性の向上が可能となる。
第１図は本発明の実施例に係る半導体装置の製
造工程を説明する図、第２図は従来例に係る半導
体装置を説明する図、第３図は従来例の問題点を
説明する図である。 （符号の説明）、１……パツド部、２……Ｕ溝
部、３，１２……ｐ型Si基板、４，１３……ｎ型
埋込み層、５，１４……エピタキシヤル層、６，
８，１６，１８……SiO2膜、７……ポリSi膜、
９，２０……Al電極パツド、１０……ベース拡
散層、１１……エミツタ拡散層、１５……Si3N4
膜、１７……レジスト膜、１９……p+拡散層。
造工程を説明する図、第２図は従来例に係る半導
体装置を説明する図、第３図は従来例の問題点を
説明する図である。 （符号の説明）、１……パツド部、２……Ｕ溝
部、３，１２……ｐ型Si基板、４，１３……ｎ型
埋込み層、５，１４……エピタキシヤル層、６，
８，１６，１８……SiO2膜、７……ポリSi膜、
９，２０……Al電極パツド、１０……ベース拡
散層、１１……エミツタ拡散層、１５……Si3N4
膜、１７……レジスト膜、１９……p+拡散層。
Claims (1)
- 【特許請求の範囲】 １ 同一半導体基板上に半導体素子と電極パツド
とが形成されている半導体装置において、 前記半導体素子の素子間の電気的分離をＵ溝に
より行ない、一方、前記電極パツドのパツド間の
電気的分離をＰ−Ｎ接合により行なうことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11296587A JPS63278244A (ja) | 1987-05-09 | 1987-05-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11296587A JPS63278244A (ja) | 1987-05-09 | 1987-05-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278244A JPS63278244A (ja) | 1988-11-15 |
| JPH0579171B2 true JPH0579171B2 (ja) | 1993-11-01 |
Family
ID=14599972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11296587A Granted JPS63278244A (ja) | 1987-05-09 | 1987-05-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63278244A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100243961B1 (ko) * | 1991-07-02 | 2000-02-01 | 요트.게.아. 롤페즈 | 반도체장치 |
-
1987
- 1987-05-09 JP JP11296587A patent/JPS63278244A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63278244A (ja) | 1988-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |