JPH0575083A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0575083A JPH0575083A JP23638491A JP23638491A JPH0575083A JP H0575083 A JPH0575083 A JP H0575083A JP 23638491 A JP23638491 A JP 23638491A JP 23638491 A JP23638491 A JP 23638491A JP H0575083 A JPH0575083 A JP H0575083A
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Abstract
(57)【要約】
【目的】本発明は、埋め込み層を低抵抗化することによ
り高速化を実現するＳＯＩ構造の半導体装置及びその製
造方法を提供することを目的とする。 【構成】絶縁性基板６の絶縁層４中に、シリサイド埋め
込み層８が埋め込まれており、その一端が絶縁層６表面
に達している。そして素子領域部において、下から順
に、支持基板２／絶縁層４／シリサイド埋め込み層８／
シリコン層からなるｎ型埋め込みコレクタ層１０、ｐ型
ベース層１４及びｎ型エミッタ層１６が形成されてお
り、ＳＯＩ構造をなしている。また、その引出し部にお
いては、下から順に、支持基板２／絶縁層４／シリサイ
ド埋め込み層８／金属配線層からなるコレクタ電極１８
が形成されており、シリサイド埋め込み層８とコレクタ
電極１８とが直接に接続されている。
り高速化を実現するＳＯＩ構造の半導体装置及びその製
造方法を提供することを目的とする。 【構成】絶縁性基板６の絶縁層４中に、シリサイド埋め
込み層８が埋め込まれており、その一端が絶縁層６表面
に達している。そして素子領域部において、下から順
に、支持基板２／絶縁層４／シリサイド埋め込み層８／
シリコン層からなるｎ型埋め込みコレクタ層１０、ｐ型
ベース層１４及びｎ型エミッタ層１６が形成されてお
り、ＳＯＩ構造をなしている。また、その引出し部にお
いては、下から順に、支持基板２／絶縁層４／シリサイ
ド埋め込み層８／金属配線層からなるコレクタ電極１８
が形成されており、シリサイド埋め込み層８とコレクタ
電極１８とが直接に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特にＳＯＩ（Silicon On Insulater）構
造の半導体装置及びその製造方法に関する。近年のコン
ピュータの高速化、高密度化に伴い、ＳＯＩ構造による
半導体素子の微細化、電気的な分離の完全化と共に、埋
め込み層の低抵抗化が要求されている。
造方法に係り、特にＳＯＩ（Silicon On Insulater）構
造の半導体装置及びその製造方法に関する。近年のコン
ピュータの高速化、高密度化に伴い、ＳＯＩ構造による
半導体素子の微細化、電気的な分離の完全化と共に、埋
め込み層の低抵抗化が要求されている。
【０００２】
【従来の技術】従来、ＳＯＩ構造の半導体装置におい
て、埋め込み層を低抵抗化しようとすると、埋め込み層
を厚くしなければならなかった。しかし、埋め込み層が
厚くなると、ＳＯＩ基板に形成する素子間を電気的に分
離するための構造が困難になる。そのため、抵抗率の低
い金属シリサイドを埋め込み層として用いることによ
り、埋め込み層を十分に薄くすることが考えられた。
て、埋め込み層を低抵抗化しようとすると、埋め込み層
を厚くしなければならなかった。しかし、埋め込み層が
厚くなると、ＳＯＩ基板に形成する素子間を電気的に分
離するための構造が困難になる。そのため、抵抗率の低
い金属シリサイドを埋め込み層として用いることによ
り、埋め込み層を十分に薄くすることが考えられた。
【０００３】図４に、金属シリサイドを埋め込み層とし
て用いたＳＯＩ構造の半導体装置を示す。例えばシリコ
ン基板からなる支持基板５２上に、例えばシリコン酸化
膜からなる絶縁層５４が設けられ、絶縁性基板５６を形
成している。そしてこの絶縁性基板５６の絶縁層５４中
に、シリサイド埋め込み層５８が埋め込まれている。
て用いたＳＯＩ構造の半導体装置を示す。例えばシリコ
ン基板からなる支持基板５２上に、例えばシリコン酸化
膜からなる絶縁層５４が設けられ、絶縁性基板５６を形
成している。そしてこの絶縁性基板５６の絶縁層５４中
に、シリサイド埋め込み層５８が埋め込まれている。
【０００４】また、ｎ型シリコン層からなるｎ型埋め込
みコレクタ層６０が、同じく絶縁層５６中に埋め込まれ
ている。そしてその表面は絶縁層５６表面に達してお
り、その底面は絶縁層５６中に埋め込まれているシリサ
イド埋め込み層５８の一端に接続している。また、この
ｎ型埋め込みコレクタ層６０と同様にして、ｎ型シリコ
ン層からなるｎ型コレクタ引出し層６２が絶縁層５６中
に埋め込まれ、その表面が絶縁層５６表面に達してお
り、その底面がシリサイド埋め込み層５８の他端に接続
している。
みコレクタ層６０が、同じく絶縁層５６中に埋め込まれ
ている。そしてその表面は絶縁層５６表面に達してお
り、その底面は絶縁層５６中に埋め込まれているシリサ
イド埋め込み層５８の一端に接続している。また、この
ｎ型埋め込みコレクタ層６０と同様にして、ｎ型シリコ
ン層からなるｎ型コレクタ引出し層６２が絶縁層５６中
に埋め込まれ、その表面が絶縁層５６表面に達してお
り、その底面がシリサイド埋め込み層５８の他端に接続
している。
【０００５】そして埋め込みコレクタ層６０上にはｐ型
ベース層６４が形成され、またこのｐ型ベース層６４上
にｎ型エミッタ層６６が形成され、縦型ＮＰＮトランジ
スタを構成している。また、ｎ型コレクタ引出し層６２
上には、金属配線層が形成され、コレクタ電極６８とな
っている。
ベース層６４が形成され、またこのｐ型ベース層６４上
にｎ型エミッタ層６６が形成され、縦型ＮＰＮトランジ
スタを構成している。また、ｎ型コレクタ引出し層６２
上には、金属配線層が形成され、コレクタ電極６８とな
っている。
【０００６】
【発明が解決しようとする課題】このように絶縁性基板
５６の絶縁層４中にシリサイド埋め込み層５８を埋め込
んだＳＯＩ構造の半導体装置は、そのコレクタ電流経路
において、ｎ型埋め込みコレクタ層６０とシリサイド埋
め込み層５８、シリサイド埋め込み層５８とｎ型コレク
タ引出し層６２、ｎ型コレクタ引出し層６２とコレクタ
電極６８の３か所で金属／シリコン接触部が形成される
ことになる。
５６の絶縁層４中にシリサイド埋め込み層５８を埋め込
んだＳＯＩ構造の半導体装置は、そのコレクタ電流経路
において、ｎ型埋め込みコレクタ層６０とシリサイド埋
め込み層５８、シリサイド埋め込み層５８とｎ型コレク
タ引出し層６２、ｎ型コレクタ引出し層６２とコレクタ
電極６８の３か所で金属／シリコン接触部が形成される
ことになる。
【０００７】このため、いくら低抵抗の金属シリサイド
を埋め込み層として用いても、接触抵抗が増大し、結果
として、コレクタの引出し抵抗は僅かしか低減されない
という問題があった。また、シリサイド埋め込み層５８
は、ｎ型埋め込みコレクタ層６０及びｎ型コレクタ引出
し層６２のシリコン層と２か所で接触しているが、その
他の部分は絶縁層５６と接しているため、プロセス中の
熱処理において周囲の絶縁層５６中のシリコンと反応
し、熱的に不安定な状態であるという問題もあった。
を埋め込み層として用いても、接触抵抗が増大し、結果
として、コレクタの引出し抵抗は僅かしか低減されない
という問題があった。また、シリサイド埋め込み層５８
は、ｎ型埋め込みコレクタ層６０及びｎ型コレクタ引出
し層６２のシリコン層と２か所で接触しているが、その
他の部分は絶縁層５６と接しているため、プロセス中の
熱処理において周囲の絶縁層５６中のシリコンと反応
し、熱的に不安定な状態であるという問題もあった。
【０００８】そこで本発明は、埋め込み層を低抵抗化す
ることにより、高速化を実現することができるＳＯＩ構
造の半導体装置及びその製造方法を提供することを目的
とする。
ることにより、高速化を実現することができるＳＯＩ構
造の半導体装置及びその製造方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】上記課題は、支持基板上
に絶縁膜が形成されている絶縁性基板と、前記絶縁性基
板の前記絶縁膜中に埋め込まれていると共に、その一端
が前記絶縁膜表面に達しているシリサイド埋め込み層
と、前記絶縁膜中に埋め込まれ、その表面が前記絶縁膜
表面に達しており、その底面が前記シリサイド埋め込み
層の他端に接続しているシリコン埋め込み層と、前記シ
リコン埋め込み層表面上に形成されている素子形成領域
としてのシリコン層と、前記シリサイド埋め込み層の前
記絶縁膜表面に達している一端上に形成されている配線
層とを有することを特徴とする半導体装置によって達成
される。
に絶縁膜が形成されている絶縁性基板と、前記絶縁性基
板の前記絶縁膜中に埋め込まれていると共に、その一端
が前記絶縁膜表面に達しているシリサイド埋め込み層
と、前記絶縁膜中に埋め込まれ、その表面が前記絶縁膜
表面に達しており、その底面が前記シリサイド埋め込み
層の他端に接続しているシリコン埋め込み層と、前記シ
リコン埋め込み層表面上に形成されている素子形成領域
としてのシリコン層と、前記シリサイド埋め込み層の前
記絶縁膜表面に達している一端上に形成されている配線
層とを有することを特徴とする半導体装置によって達成
される。
【００１０】また、上記の半導体装置において、前記絶
縁膜中に埋め込まれている前記シリサイド埋め込み層の
上面又は底面に、ポリシリコン層が形成されていること
を特徴とする半導体装置によって達成される。また、上
記の半導体装置において、前記シリコン層の前記シリコ
ン埋め込み層に接している界面近傍に、前記シリコン層
と前記シリコン埋め込み層との接触抵抗を低減するため
の不純物が添加されていることを特徴とする半導体装置
によって達成される。
縁膜中に埋め込まれている前記シリサイド埋め込み層の
上面又は底面に、ポリシリコン層が形成されていること
を特徴とする半導体装置によって達成される。また、上
記の半導体装置において、前記シリコン層の前記シリコ
ン埋め込み層に接している界面近傍に、前記シリコン層
と前記シリコン埋め込み層との接触抵抗を低減するため
の不純物が添加されていることを特徴とする半導体装置
によって達成される。
【００１１】更に、上記課題は、シリコン基板上に凸部
シリコン層を形成する第１の工程と、全面に第１の絶縁
膜を形成した後、前記第１の絶縁膜を選択的に除去し
て、前記シリコン基板表面及び前記凸部シリコン層上面
に第１及び第２の開口部を形成する第２の工程と、全面
にシリサイド層を堆積した後、所定の形状にパターニン
グして、前記第１及び第２の開口部を介して前記シリコ
ン基板表面及び前記凸部シリコン層上面にそれぞれ接続
するシリサイド埋め込み層を形成する第３の工程と、全
面に第２の絶縁膜を堆積した後、前記第２の絶縁膜の表
面を平坦化する第４の工程と、表面を平坦化した前記第
２の絶縁膜と支持基板とを接着した後、前記第１の絶縁
膜が露出するまで前記シリコン基板底面を研磨して、前
記凸部シリコン層からなるシリコン埋め込み層を形成す
る第５の工程と、前記シリコン埋め込み層上に、素子形
成領域としてのシリコン層を形成する第６の工程と、前
記第２の開口部を介して前記シリサイド埋め込み層上に
配線層を形成する第７の工程とを有することを特徴とす
る半導体装置の製造方法によって達成される。
シリコン層を形成する第１の工程と、全面に第１の絶縁
膜を形成した後、前記第１の絶縁膜を選択的に除去し
て、前記シリコン基板表面及び前記凸部シリコン層上面
に第１及び第２の開口部を形成する第２の工程と、全面
にシリサイド層を堆積した後、所定の形状にパターニン
グして、前記第１及び第２の開口部を介して前記シリコ
ン基板表面及び前記凸部シリコン層上面にそれぞれ接続
するシリサイド埋め込み層を形成する第３の工程と、全
面に第２の絶縁膜を堆積した後、前記第２の絶縁膜の表
面を平坦化する第４の工程と、表面を平坦化した前記第
２の絶縁膜と支持基板とを接着した後、前記第１の絶縁
膜が露出するまで前記シリコン基板底面を研磨して、前
記凸部シリコン層からなるシリコン埋め込み層を形成す
る第５の工程と、前記シリコン埋め込み層上に、素子形
成領域としてのシリコン層を形成する第６の工程と、前
記第２の開口部を介して前記シリサイド埋め込み層上に
配線層を形成する第７の工程とを有することを特徴とす
る半導体装置の製造方法によって達成される。
【００１２】また、上記の半導体装置の製造方法におい
て、前記第１の工程で形成する前記第１の絶縁膜がシリ
コン窒化膜を含有する膜であり、前記第５の工程で前記
シリコン基板底面を研磨する際のストッパとなることを
特徴とする半導体装置の製造方法によって達成される。
て、前記第１の工程で形成する前記第１の絶縁膜がシリ
コン窒化膜を含有する膜であり、前記第５の工程で前記
シリコン基板底面を研磨する際のストッパとなることを
特徴とする半導体装置の製造方法によって達成される。
【００１３】
【作用】以上のように本発明は、全体としてＳＯＩ構造
をなし、その絶縁膜中にはシリコン埋め込み層が埋め込
まれ、その一端が絶縁膜表面表面に達している。そして
素子領域部においては、シリサイド埋め込み層の絶縁膜
中に埋め込まれている他端上に、シリコン埋め込み層及
び素子形成領域としてのシリコン層が形成されており、
引出し部においては、シリコン埋め込み層の絶縁膜表面
に達している一端上に、配線層が直接に形成されてい
る。
をなし、その絶縁膜中にはシリコン埋め込み層が埋め込
まれ、その一端が絶縁膜表面表面に達している。そして
素子領域部においては、シリサイド埋め込み層の絶縁膜
中に埋め込まれている他端上に、シリコン埋め込み層及
び素子形成領域としてのシリコン層が形成されており、
引出し部においては、シリコン埋め込み層の絶縁膜表面
に達している一端上に、配線層が直接に形成されてい
る。
【００１４】これにより、金属／シリコン接触部が１か
所となって接触抵抗の増大が抑えられるため、全体とし
ての引出し抵抗は低減される。従って、シリコン埋め込
み層及び素子形成領域としてのシリコン層に形成する素
子の高速化を実現することができる。
所となって接触抵抗の増大が抑えられるため、全体とし
ての引出し抵抗は低減される。従って、シリコン埋め込
み層及び素子形成領域としてのシリコン層に形成する素
子の高速化を実現することができる。
【００１５】
【実施例】以下、本発明を図示する実施例に基づいて説
明する。図１は本発明の一実施例による半導体装置を示
す断面図である。例えばシリコン基板からなる支持基板
２上には、例えばシリコン酸化膜からなる厚さ１μｍの
絶縁層４が設けられ、絶縁性基板６を形成している。
明する。図１は本発明の一実施例による半導体装置を示
す断面図である。例えばシリコン基板からなる支持基板
２上には、例えばシリコン酸化膜からなる厚さ１μｍの
絶縁層４が設けられ、絶縁性基板６を形成している。
【００１６】また、絶縁性基板６の絶縁層４中には、Ｔ
ａＳｉX （タンタルシリサイド）、ＴｉＳｉX （チタン
シリサイド）、ＷＳｉX （タングステンシリサイド）等
の高融点金属シリサイドからなる厚さ０．１μｍ以上の
シリサイド埋め込み層８が埋め込まれている。そしてこ
の絶縁層６中に埋め込まれているシリサイド埋め込み層
８の一端が、絶縁層６表面に達している点に本実施例の
特徴がある。
ａＳｉX （タンタルシリサイド）、ＴｉＳｉX （チタン
シリサイド）、ＷＳｉX （タングステンシリサイド）等
の高融点金属シリサイドからなる厚さ０．１μｍ以上の
シリサイド埋め込み層８が埋め込まれている。そしてこ
の絶縁層６中に埋め込まれているシリサイド埋め込み層
８の一端が、絶縁層６表面に達している点に本実施例の
特徴がある。
【００１７】また、同じく絶縁層６中に埋め込まれてい
る幅１μｍ、厚さ０．５μｍ、比抵抗０．１〜０．５Ω
−ｃｍのｎ型シリコン層からなるｎ型埋め込みコレクタ
層１０は、その表面が絶縁層６表面に達しており、その
底面が絶縁層６中に埋め込まれているシリサイド埋め込
み層８に接続している。そしてｎ型埋め込みコレクタ層
１０のシリサイド埋め込み層８に接している界面近傍に
は、ｎ型埋め込みコレクタ層１０とシリサイド埋め込み
層８との接触抵抗を低減するため、ｎ型不純物として例
えばＡｓ（砒素）が添加されている。
る幅１μｍ、厚さ０．５μｍ、比抵抗０．１〜０．５Ω
−ｃｍのｎ型シリコン層からなるｎ型埋め込みコレクタ
層１０は、その表面が絶縁層６表面に達しており、その
底面が絶縁層６中に埋め込まれているシリサイド埋め込
み層８に接続している。そしてｎ型埋め込みコレクタ層
１０のシリサイド埋め込み層８に接している界面近傍に
は、ｎ型埋め込みコレクタ層１０とシリサイド埋め込み
層８との接触抵抗を低減するため、ｎ型不純物として例
えばＡｓ（砒素）が添加されている。
【００１８】また、絶縁層６中に埋め込まれているシリ
サイド埋め込み層８底面には、ポリシリコン層１２が形
成されている。このポリシリコン層１２は、シリサイド
埋め込み層８の熱的に安定化させるためのものである。
即ち、シリサイド埋め込み層８は熱的に不安定であるた
め、プロセス中の熱処理において周囲の絶縁層６中のシ
リコンと反応する傾向にあるが、ポリシリコン層１２が
シリサイド埋め込み層８と反応することによって周囲の
絶縁層６と反応を防止するものである。従って、このポ
リシリコン層１２は、シリサイド埋め込み層８底面に限
らず、その上面に形成されていても、或いはその両方に
形成されていてもよい。
サイド埋め込み層８底面には、ポリシリコン層１２が形
成されている。このポリシリコン層１２は、シリサイド
埋め込み層８の熱的に安定化させるためのものである。
即ち、シリサイド埋め込み層８は熱的に不安定であるた
め、プロセス中の熱処理において周囲の絶縁層６中のシ
リコンと反応する傾向にあるが、ポリシリコン層１２が
シリサイド埋め込み層８と反応することによって周囲の
絶縁層６と反応を防止するものである。従って、このポ
リシリコン層１２は、シリサイド埋め込み層８底面に限
らず、その上面に形成されていても、或いはその両方に
形成されていてもよい。
【００１９】また、ｎ型埋め込みコレクタ層１０及び絶
縁層６上には、素子形成領域としてのシリコン層が形成
され、このシリコン層にベースとエミッタが形成されて
いる。即ち、埋め込みコレクタ層１０上にｐ型ベース層
１４が形成され、このｐ型ベース層１４上にｎ型エミッ
タ層１６が形成され、縦型ＮＰＮトランジスタが構成さ
れている。
縁層６上には、素子形成領域としてのシリコン層が形成
され、このシリコン層にベースとエミッタが形成されて
いる。即ち、埋め込みコレクタ層１０上にｐ型ベース層
１４が形成され、このｐ型ベース層１４上にｎ型エミッ
タ層１６が形成され、縦型ＮＰＮトランジスタが構成さ
れている。
【００２０】また、絶縁層６表面に達しているシリサイ
ド埋め込み層８及び絶縁層６上には、金属配線層が形成
され、シリサイド埋め込み層８と接続するコレクタ電極
１８となっている。このように本実施例による半導体装
置は、その素子領域部において、下から順に、支持基板
２／絶縁層４／シリサイド埋め込み層８／シリコン層か
らなるｎ型埋め込みコレクタ層１０、ｐ型ベース層１４
及びｎ型エミッタ層１６が形成されており、ＳＯＩ構造
の縦型ＮＰＮトランジスタを構成している。
ド埋め込み層８及び絶縁層６上には、金属配線層が形成
され、シリサイド埋め込み層８と接続するコレクタ電極
１８となっている。このように本実施例による半導体装
置は、その素子領域部において、下から順に、支持基板
２／絶縁層４／シリサイド埋め込み層８／シリコン層か
らなるｎ型埋め込みコレクタ層１０、ｐ型ベース層１４
及びｎ型エミッタ層１６が形成されており、ＳＯＩ構造
の縦型ＮＰＮトランジスタを構成している。
【００２１】また、その引出し部においては、下から順
に、支持基板２／絶縁層４／シリサイド埋め込み層８／
金属配線層からなるコレクタ電極１８が形成されてお
り、シリサイド埋め込み層８とコレクタ電極１８とが直
接に接続されている。これにより、埋め込みコレクタ層
１０からシリサイド埋め込み層８を介してコレクタ電極
１８に通じるコレクタ電流経路において、ｎ型埋め込み
コレクタ層１０とシリサイド埋め込み層８の１か所にし
か金属／シリコン接触部が形成されず、接触抵抗の増大
が抑えられるため、低抵抗のシリサイド層を埋め込み層
として用いた利点が生かされて、コレクタの引出し抵抗
を低減することができる。
に、支持基板２／絶縁層４／シリサイド埋め込み層８／
金属配線層からなるコレクタ電極１８が形成されてお
り、シリサイド埋め込み層８とコレクタ電極１８とが直
接に接続されている。これにより、埋め込みコレクタ層
１０からシリサイド埋め込み層８を介してコレクタ電極
１８に通じるコレクタ電流経路において、ｎ型埋め込み
コレクタ層１０とシリサイド埋め込み層８の１か所にし
か金属／シリコン接触部が形成されず、接触抵抗の増大
が抑えられるため、低抵抗のシリサイド層を埋め込み層
として用いた利点が生かされて、コレクタの引出し抵抗
を低減することができる。
【００２２】従って、ＳＯＩ構造で形成されたｎ型埋め
込みコレクタ層１０、ｐ型ベース層１４及びｎ型エミッ
タ層１６によって構成される縦型ＮＰＮトランジスタの
高速化を実現することができる。また、絶縁層６中に埋
め込まれているシリサイド埋め込み層８の上面にポリシ
リコン層１２が形成されていることにより、プロセス中
の熱処理においても、絶縁層６中のシリコンとの反応を
防止することができ、熱的に極めて安定した状態にする
ことができる。
込みコレクタ層１０、ｐ型ベース層１４及びｎ型エミッ
タ層１６によって構成される縦型ＮＰＮトランジスタの
高速化を実現することができる。また、絶縁層６中に埋
め込まれているシリサイド埋め込み層８の上面にポリシ
リコン層１２が形成されていることにより、プロセス中
の熱処理においても、絶縁層６中のシリコンとの反応を
防止することができ、熱的に極めて安定した状態にする
ことができる。
【００２３】次に、本発明の一実施例による半導体装置
の製造方法を、図２及び図３の工程図を用いて説明す
る。比抵抗０．１〜０．５Ω−ｃｍのｎ型シリコン基板
２２にメサエッチを施し、幅１μｍ、厚さ０．５μｍの
凸部シリコン層２４を形成する。続いて、熱酸化によ
り、全面に厚さ０．０１μｍのシリコン酸化膜２６を形
成し、更にＣＶＤ（Chemical Vapor Deposition ）法に
より、全面に厚さ０．１μｍのシリコン窒化膜２８を積
層する（図２（ａ）参照）。
の製造方法を、図２及び図３の工程図を用いて説明す
る。比抵抗０．１〜０．５Ω−ｃｍのｎ型シリコン基板
２２にメサエッチを施し、幅１μｍ、厚さ０．５μｍの
凸部シリコン層２４を形成する。続いて、熱酸化によ
り、全面に厚さ０．０１μｍのシリコン酸化膜２６を形
成し、更にＣＶＤ（Chemical Vapor Deposition ）法に
より、全面に厚さ０．１μｍのシリコン窒化膜２８を積
層する（図２（ａ）参照）。
【００２４】なお、このとき、シリコン酸化膜２６の厚
さは０．０１μｍに限らず、０．１μｍ以下であればよ
い。またシリコン窒化膜２８の厚さは０．１μｍに限ら
ず、０．０５μｍ以上であればよい。次いで、シリコン
窒化膜２８及びシリコン酸化膜２６を選択的にエッチン
グして、シリコン基板２２表面及び凸部シリコン層２４
上面にそれぞれ開口部を形成する。そしてこの開口部を
介して凸部シリコン層２４上面にＡｓ+ イオンを注入す
る。
さは０．０１μｍに限らず、０．１μｍ以下であればよ
い。またシリコン窒化膜２８の厚さは０．１μｍに限ら
ず、０．０５μｍ以上であればよい。次いで、シリコン
窒化膜２８及びシリコン酸化膜２６を選択的にエッチン
グして、シリコン基板２２表面及び凸部シリコン層２４
上面にそれぞれ開口部を形成する。そしてこの開口部を
介して凸部シリコン層２４上面にＡｓ+ イオンを注入す
る。
【００２５】続いて、ＣＶＤ法により、全面に厚さ０．
０５μｍのポリシリコン層３０を堆積した後、スパッタ
法により、厚さ０．１μｍのシリサイド層３２を形成
し、更にＣＶＤ法により、厚さ０．０５μｍのポリシリ
コン層３４を積層する。こうして、シリサイド層３２
は、シリコン窒化膜２８及びシリコン酸化膜２６の２つ
の開口部において、それぞれポリシリコン層３０を介し
てシリコン基板２２表面及び凸部シリコン層２４上面に
接続する（図２（ｂ）参照）。
０５μｍのポリシリコン層３０を堆積した後、スパッタ
法により、厚さ０．１μｍのシリサイド層３２を形成
し、更にＣＶＤ法により、厚さ０．０５μｍのポリシリ
コン層３４を積層する。こうして、シリサイド層３２
は、シリコン窒化膜２８及びシリコン酸化膜２６の２つ
の開口部において、それぞれポリシリコン層３０を介し
てシリコン基板２２表面及び凸部シリコン層２４上面に
接続する（図２（ｂ）参照）。
【００２６】なお、凸部シリコン層２４上面にＡｓ+ イ
オンを注入したのは、シリサイド層３２と凸部シリコン
層２４上面とのポリシリコン層３０を介しての接続にお
いて、その接触抵抗を低減するためである。次いで、積
層したポリシリコン層３４、シリサイド層３２及びポリ
シリコン層３０を所定の形状にパターニングする。続い
て、ＣＶＤ法により、全面に厚さ１μｍのシリコン酸化
膜からなる絶縁層３６を堆積した後、この絶縁層３６表
面を研磨し、平坦化する。
オンを注入したのは、シリサイド層３２と凸部シリコン
層２４上面とのポリシリコン層３０を介しての接続にお
いて、その接触抵抗を低減するためである。次いで、積
層したポリシリコン層３４、シリサイド層３２及びポリ
シリコン層３０を所定の形状にパターニングする。続い
て、ＣＶＤ法により、全面に厚さ１μｍのシリコン酸化
膜からなる絶縁層３６を堆積した後、この絶縁層３６表
面を研磨し、平坦化する。
【００２７】こうしてシリサイド層３２は、ポリシリコ
ン層３４を介して周囲を絶縁層３６に取り囲まれたシリ
サイド埋め込み層３２ａとなる。そしてこのシリサイド
埋め込み層３２ａは、ポリシリコン層３０を介してシリ
コン基板２２表面及び凸部シリコン層２４上面にそれぞ
れ接続している（図２（ｃ）参照）。次いで、絶縁層３
６の平坦化した表面と、例えばシリコン基板からなる支
持基板３８とを、所定の条件の加圧及び加熱状態におい
て接着する。そしてシリコン基板２２底面を研磨する。
ン層３４を介して周囲を絶縁層３６に取り囲まれたシリ
サイド埋め込み層３２ａとなる。そしてこのシリサイド
埋め込み層３２ａは、ポリシリコン層３０を介してシリ
コン基板２２表面及び凸部シリコン層２４上面にそれぞ
れ接続している（図２（ｃ）参照）。次いで、絶縁層３
６の平坦化した表面と、例えばシリコン基板からなる支
持基板３８とを、所定の条件の加圧及び加熱状態におい
て接着する。そしてシリコン基板２２底面を研磨する。
【００２８】このとき、シリコン窒化膜２８がこの研磨
のストッパとなり、凸部シリコン層２４、シリコン窒化
膜２８及びポリシリコン層３０が露出する。なお、ここ
から、説明の便宜上、図面の上下を逆にする。こうして
凸部シリコン層２４は、その表面が露出し、その底面が
ポリシリコン層３０を介してシリサイド埋め込み層３２
ａに接続しているｎ型埋め込みコレクタ層２４ａとなる
（図３（ａ）参照）。
のストッパとなり、凸部シリコン層２４、シリコン窒化
膜２８及びポリシリコン層３０が露出する。なお、ここ
から、説明の便宜上、図面の上下を逆にする。こうして
凸部シリコン層２４は、その表面が露出し、その底面が
ポリシリコン層３０を介してシリサイド埋め込み層３２
ａに接続しているｎ型埋め込みコレクタ層２４ａとなる
（図３（ａ）参照）。
【００２９】次いで、露出しているｎ型埋め込みコレク
タ層２４ａ及び絶縁層３６上に、素子形成領域としての
シリコン層を形成し、更にこのシリコン層にベースとエ
ミッタを形成する。即ち、埋め込みコレクタ層２４ａ上
にｐ型ベース層４０を形成し、このｐ型ベース層４０上
にｎ型エミッタ層４２を形成する。こうして素子領域部
に、埋め込みコレクタ層２４ａ、ｐ型ベース層４０及び
ｎ型エミッタ層４２から構成される縦型ＮＰＮトランジ
スタが形成される。
タ層２４ａ及び絶縁層３６上に、素子形成領域としての
シリコン層を形成し、更にこのシリコン層にベースとエ
ミッタを形成する。即ち、埋め込みコレクタ層２４ａ上
にｐ型ベース層４０を形成し、このｐ型ベース層４０上
にｎ型エミッタ層４２を形成する。こうして素子領域部
に、埋め込みコレクタ層２４ａ、ｐ型ベース層４０及び
ｎ型エミッタ層４２から構成される縦型ＮＰＮトランジ
スタが形成される。
【００３０】続いて、露出しているポリシリコン層３０
を除去し、シリサイド埋め込み層３２ａを露出させる。
そしてこの露出したシリサイド埋め込み層３２ａ及び絶
縁層３６上に金属配線層を形成し、シリサイド埋め込み
層３２ａと直接に接続するコレクタ電極４４とする（図
３（ｂ）参照）。このようにして、その素子領域部にお
いて、下から順に、支持基板３８／絶縁層３６／シリサ
イド埋め込み層３２／ｎ型埋め込みコレクタ層２４ａ、
ｐ型ベース層４０及びｎ型エミッタ層４２となっている
と共に、その引出し部において、コレクタ電極４４がシ
リサイド埋め込み層３２に直接に接続されているＳＯＩ
構造の縦型ＮＰＮトランジスタを作製するなお、上記実
施例においては、ＳＯＩ基板上に縦型ＮＰＮトランジス
タを形成した場合について説明したが、本発明はこれに
限定されることなく、例えば縦型ＰＮＰトランジスタ
や、その他ＳＯＩ層の裏面から絶縁層中の埋め込み層を
介してＳＯＩ基板上に配線を引き出す構造の全ての半導
体装置に適用することができる。
を除去し、シリサイド埋め込み層３２ａを露出させる。
そしてこの露出したシリサイド埋め込み層３２ａ及び絶
縁層３６上に金属配線層を形成し、シリサイド埋め込み
層３２ａと直接に接続するコレクタ電極４４とする（図
３（ｂ）参照）。このようにして、その素子領域部にお
いて、下から順に、支持基板３８／絶縁層３６／シリサ
イド埋め込み層３２／ｎ型埋め込みコレクタ層２４ａ、
ｐ型ベース層４０及びｎ型エミッタ層４２となっている
と共に、その引出し部において、コレクタ電極４４がシ
リサイド埋め込み層３２に直接に接続されているＳＯＩ
構造の縦型ＮＰＮトランジスタを作製するなお、上記実
施例においては、ＳＯＩ基板上に縦型ＮＰＮトランジス
タを形成した場合について説明したが、本発明はこれに
限定されることなく、例えば縦型ＰＮＰトランジスタ
や、その他ＳＯＩ層の裏面から絶縁層中の埋め込み層を
介してＳＯＩ基板上に配線を引き出す構造の全ての半導
体装置に適用することができる。
【００３１】
【発明の効果】以上のように本発明によれば、ＳＯＩ構
造の半導体装置において、絶縁膜中にはシリコン埋め込
み層が埋め込まれ、その一端が絶縁膜表面表面に達して
いることにより、シリサイド埋め込み層の絶縁膜中に埋
め込まれている他端上に、シリコン埋め込み層及び素子
形成領域としてのシリコン層が形成されて素子領域部と
なると共に、シリコン埋め込み層の絶縁膜表面に達して
いる一端上に、配線層が直接に形成されて引出し部をな
しているため、引出し抵抗を低減することができる。従
って、半導体装置の高速化を実現することができる。
造の半導体装置において、絶縁膜中にはシリコン埋め込
み層が埋め込まれ、その一端が絶縁膜表面表面に達して
いることにより、シリサイド埋め込み層の絶縁膜中に埋
め込まれている他端上に、シリコン埋め込み層及び素子
形成領域としてのシリコン層が形成されて素子領域部と
なると共に、シリコン埋め込み層の絶縁膜表面に達して
いる一端上に、配線層が直接に形成されて引出し部をな
しているため、引出し抵抗を低減することができる。従
って、半導体装置の高速化を実現することができる。
【図１】本発明の一実施例による半導体装置を示す断面
図である。
図である。
【図２】本発明の一実施例による半導体装置の製造方法
を説明するための工程図（その１）である。
を説明するための工程図（その１）である。
【図３】本発明の一実施例による半導体装置の製造方法
を説明するための工程図（その２）である。
を説明するための工程図（その２）である。
【図４】従来の半導体装置を示す断面図である。
２…支持基板 ４…絶縁層 ６…絶縁性基板 ８…シリサイド埋め込み層 １０…ｎ型埋め込みコレクタ層 １２…ポリシリコン層 １４…ｐ型ベース層 １６…ｎ型エミッタ層 １８…コレクタ電極 ２２…ｎ型シリコン基板 ２４…凸部シリコン層 ２４ａ…ｎ型埋め込みコレクタ層 ２６…シリコン酸化膜 ２８…シリコン窒化膜 ３０…ポリシリコン層 ３２…シリサイド層 ３２ａ…シリサイド埋め込み層 ３４…ポリシリコン層 ３６…絶縁層 ３８…支持基板 ４０…ｐ型ベース層 ４２…ｎ型エミッタ層 ４４…コレクタ電極 ５２…支持基板 ５４…絶縁層 ５６…絶縁性基板 ５８…シリサイド埋め込み層 ６０…ｎ型埋め込みコレクタ層 ６２…ｎ型コレクタ引出し層 ６４…ｐ型ベース層 ６６…ｎ型エミッタ層 ６８…コレクタ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/46 Ｔ 7738−4Ｍ 21/331 29/73
Claims (5)
- 【請求項１】 支持基板上に絶縁膜が形成されている絶
縁性基板と、 前記絶縁性基板の前記絶縁膜中に埋め込まれていると共
に、その一端が前記絶縁膜表面に達しているシリサイド
埋め込み層と、 前記絶縁膜中に埋め込まれ、その表面が前記絶縁膜表面
に達しており、その底面が前記シリサイド埋め込み層の
他端に接続しているシリコン埋め込み層と、 前記シリコン埋め込み層表面上に形成されている素子形
成領域としてのシリコン層と、 前記シリサイド埋め込み層の前記絶縁膜表面に達してい
る一端上に形成されている配線層とを有することを特徴
とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記絶縁膜中に埋め込まれている前記シリサイド埋め込
み層の上面又は底面に、ポリシリコン層が形成されてい
ることを特徴とする半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記シリコン層の前記シリコン埋め込み層に接している
界面近傍に、前記シリコン層と前記シリコン埋め込み層
との接触抵抗を低減するための不純物が添加されている
ことを特徴とする半導体装置。 - 【請求項４】 シリコン基板上に凸部シリコン層を形成
する第１の工程と、 全面に第１の絶縁膜を形成した後、前記第１の絶縁膜を
選択的に除去して、前記シリコン基板表面及び前記凸部
シリコン層上面に第１及び第２の開口部を形成する第２
の工程と、 全面にシリサイド層を堆積した後、所定の形状にパター
ニングして、前記第１及び第２の開口部を介して前記シ
リコン基板表面及び前記凸部シリコン層上面にそれぞれ
接続するシリサイド埋め込み層を形成する第３の工程
と、 全面に第２の絶縁膜を堆積した後、前記第２の絶縁膜の
表面を平坦化する第４の工程と、 表面を平坦化した前記第２の絶縁膜と支持基板とを接着
した後、前記第１の絶縁膜が露出するまで前記シリコン
基板底面を研磨して、前記凸部シリコン層からなるシリ
コン埋め込み層を形成する第５の工程と、 前記シリコン埋め込み層上に、素子形成領域としてのシ
リコン層を形成する第６の工程と、 前記第２の開口部を介して前記シリサイド埋め込み層上
に配線層を形成する第７の工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記第１の工程で形成する前記第１の絶縁膜がシリコン
窒化膜を含有する膜であり、 前記第５の工程で前記シリコン基板底面を研磨する際の
ストッパとなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23638491A JPH0575083A (ja) | 1991-09-17 | 1991-09-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23638491A JPH0575083A (ja) | 1991-09-17 | 1991-09-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575083A true JPH0575083A (ja) | 1993-03-26 |
Family
ID=16999987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23638491A Withdrawn JPH0575083A (ja) | 1991-09-17 | 1991-09-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6430351B1 (en) | 1999-03-31 | 2002-08-06 | Fujikura Ltd. | V-shaped groove block for an optical fiber |
-
1991
- 1991-09-17 JP JP23638491A patent/JPH0575083A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6430351B1 (en) | 1999-03-31 | 2002-08-06 | Fujikura Ltd. | V-shaped groove block for an optical fiber |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |