JPH0574221B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁表面を有する基板上に非単結晶
半導体層を用いた絶縁ゲート型電界効果半導体装
置の作製方法に関するものである。

本発明は、前記絶縁表面を有する基板上にプラ
ズマCVD法等の堆積法により前記非単結晶半導
体層を堆積し、この非単結晶半導体層の特性を利
用するものである。

すなわち、本発明は、従来の絶縁ゲート型電界
効果半導体に比べて、特性の安定性に極めて優れ
た絶縁ゲート型電界効果半導体装置の作製方法に
関するものである。

また、本発明は、製造の容易性に極めて優れた
絶縁ゲート型電界効果半導体装置の作製方法に関
するものである。

本明細書において、前記非単結晶半導体層は、
アモルフアスシリコン半導体、格子歪を有する結
晶性シリコン半導体、および多結晶シリコン半導
体を含む。また、本明細書において、前記非単結
晶半導体層は、前記アモルフアスシリコン半導体
に含まれるセミアモルフアスシリコン半導体も含
む。

前記セミアモルフアスシリコン半導体に関して
は、本出願人が先に出願した特願昭55−26388号
（出願日 昭和55年３月３日、セミアモルフアス
シリコン半導体）、特願昭54−58863号（出願日
昭和54年５月14日、半導体装置作製方法）のそれ
ぞれに詳細に記載されている。

すなわち、本発明において使用される好適なセ
ミアモルフアスシリコン半導体、たとえば珪素半
導体であつて単結晶性を具備しない半導体は、ガ
ラス基板、多結晶構造のアルミナ等のセラミツク
基板のいずれかの絶縁基板の表面上に形成され
る。

この絶縁基板の表面上に形成されたセミアモル
フアスシリコン半導体は、AM1（100〔mW／cm²〕）
の光エネルギーを与えた場合においても、１×
10^-3〔１／Ωcm〕ないし８×10^-2〔１／Ωcm〕の電
気−光伝導度が得られる。

また、前記セミアモルフアスシリコン半導体
は、実質的に真性の状態において、１×10^-3
〔１／Ωcm〕ないし１×10^-5〔１／Ωcm〕の暗伝導
度が得られる。

前記セミアモルフアスシリコン半導体の光伝導
度および暗伝導度の値は、単結晶シリコン半導体
の1/2ないし1/10である。

すなわち、前記セミアモルフアスシリコン半導
体は、光伝導度および暗伝導度において、極めて
優れた特性を有する。

このセミアモルフアスシリコン半導体の優れた
特性は、本出願人が実験的に見出したものであ
る。

セミアモルフアスシリコン半導体の優れた特性
に関する詳細については、下記文献に一部が発表
されている。

(1) Appl.Phys.Lett.39(3)、1981、pp.142〜144。

(2) 1981年 春季 応用物理学会講演会1aS5、
「微結晶を含むａ−Siの構造観察と光学的・電
気的特性」、第422頁。

(3) 1981年 秋季 第42回 応用物理学会学術講
演会 7a−Ａ−１、7a−Ａ−２、第403頁。

〔従来の技術〕

第１図は従来例におけるアモルフアスシリコン
半導体を用いた絶縁ゲート型電界効果半導体装置
の縦断面図である。

第１図において、絶縁基板１上には、前記絶縁
ゲート型電界効果半導体装置のゲート電極３およ
び１３が形成されている。このゲート電極３，１
３のそれぞれは、耐熱性材料、たとえばモリブデ
ンにより形成される。

前記ゲート電極３，１３のそれぞれの表面上に
形成されたゲート絶縁膜１１は、単層膜として構
成される。このゲート絶縁膜１１は、CVD法に
よつて酸化珪素膜が形成される。この酸化珪素膜
は、0.1〔μm〕ないし0.5〔μm〕の厚さで形成され
る。

前記ゲート絶縁膜１１の表面上には、アモルフ
アスシリコン半導体５，１０のそれぞれが形成さ
れる。アモルフアスシリコン半導体５は、Ｎチヤ
ネル型絶縁ゲート型電界効果半導体装置１２のゲ
ート電極３上にのみ形成される。アモルフアスシ
リコン半導体１０は、Ｐチヤネル型絶縁ゲート型
電界効果半導体装置２のゲート電極１３上にのみ
形成される。いずれのアモルフアスシリコン半導
体５，１０も選択的フオトエツチング法により形
成される。

前記Ｎチヤネル型絶縁ゲート型電界効果半導体
装置１２は、Ｎ型の半導体層６，７のそれぞれが
選択的フエトエツチングで形成される。このＮ型
の半導体層６，７のそれぞれは、ソース領域６、
ドレイン領域７のそれぞれとして使用される。

前記Ｐチヤネル型絶縁ゲート型電界効果半導体
装置２は、真空蒸着法で形成されたアルミニユー
ム膜８，９のそれぞれが選択的フオトエツチング
で形成される。このアルミニユーム膜８，９のそ
れぞれは、ソース領域９、ドレイン領域８のそれ
ぞれとして使用される。

前記第１図においては、Ｐチヤネル型絶縁ゲー
ト型電界効果半導体装置２およびＮチヤネル型絶
縁ゲート型電界効果半導体装置１２で形成される
CMOSFET（相補型MOSFET）が構成される。

〔発明が解決しようとする課題〕

前述のＮチヤネル型絶縁ゲート型電界効果半導
体装置１２（Ｐチヤネル型絶縁ゲート型電界効果
半導体装置２も同様）においては、以下の点が配
慮されていない。

(1) 前記Ｎチヤネル型絶縁ゲート型電界効果半導
体装置１２は、ゲート絶縁膜１１が一層の酸化
珪素膜で形成されている。しかも、このゲート
絶縁膜１１は、CVD法で形成されるので、高
密度な膜質を得ることが難しく、かつ珪素−酸
素の反応性に欠ける部分が発生する。

このため、ゲート絶縁膜１１は、ピンホール
が発生しやすく、ゲート電極３とアモルフアス
シリコン半導体５との間に前記ピンホールに基
づくシヨートやリークが発生する。このシヨー
トやリークの発生を防止するには、ゲート絶縁
膜１１の膜厚を0.3〔μm〕以上に厚くしなけれ
ばならない。

また、前記ゲート絶縁膜１１としての酸化珪
素膜とアモルフアスシリコン半導体５との間の
界面部分は、それぞれの膜中に存在する水素が
触媒となり、簡単に化学反応が進行する。この
ため、前記ゲート絶縁膜１１、アモルフアスシ
リコン半導体５のそれぞれの膜質は、信頼性が
低下し、併せて特性の劣化が発生していた。

シヨートやリークを防止するために、ゲート
絶縁膜１１を厚くしなければならないという理
由から、前記Ｎチヤネル型絶縁ゲート型電界効
果半導体装置１２は、ゲート電圧に20〔Ｖ〕な
いし60〔Ｖ〕の大きな駆動電圧を印加する必要
がある。

すなわち、Ｎチヤネル型絶縁ゲート型電界効
果半導体装置１２は、所謂1.5〔Ｖ〕ないし５
〔Ｖ〕の低電圧に基づく駆動を実現することが
難しい。

(2) また、前記Ｎチヤネル型絶縁ゲート型電界効
果半導体装置１２は、ゲート電極１５のゲート
長方向の両端、アモルフアスシリコン半導体５
の両端、ソース領域６の一端、ドレイン領域７
の一端のそれぞれを精密に位置合せできない。

すなわち、製造上のマスク合せずれに加え
て、絶縁基板（ガラス基板）１の反りや縮み、
および絶縁基板１上の凹凸がある状態で位置合
せが行われるので、１〔μm〕以内の高精度にお
いて、位置合せを行うことは全く不可能に近
い。

したがつて、Ｎチヤネル型絶縁ゲート型電界
効果半導体装置１２は、製造上、20〔μm〕ない
し〔30μm〕ものトレランス（余裕度）が必要
とされる。

このため、Ｎチヤネル型絶縁ゲート型電界効
果半導体装置１２は、ゲート電極１５、高電圧
を印加するドレイン領域７のそれぞれの重複度
が増加し、この増加に伴い、ドレイン領域７に
付加される寄生容量が増加する。この寄生容量
の増加により、ドレイン電圧は、50〔Ｖ〕ない
し70〔Ｖ〕まで高くしなくてはならない。

また、前記寄生容量は、製造上、ばらつきも
大きい。したがつて、前記Ｎチヤネル型絶縁ゲ
ート型電界効果半導体装置１２は、実用上の使
用が不可能であつた。

(3) また、前記Ｎチヤネル型絶縁ゲート型電界効
果半導体装置１２は、構造敏感性を有するチヤ
ネル形成領域、すなわち、アモルフアスシリコ
ン半導体５の表面に密着し、ソース領域６、ド
レイン領域７のそれぞれが形成される。このソ
ース領域６、ドレイン領域７のそれぞれは、Ｎ
型の導電型の不純物が0.5〔％〕ないし２〔％〕
の範囲で多量にドープされた半導体層６，７の
それぞれで形成される。半導体層６，７のそれ
ぞれは、アモルフアスシリコン半導体５の表面
上において、完全にエツチング除去しない限
り、ソース領域６とレイン領域７との間にシヨ
ートが発生する。

しかしながら、下側のアモルフアスシリコン
半導体５、上側の半導体層（ソース領域）６お
よび（ドレイン領域）７のそれぞれは、同一主
成分であるので、エツチングの選択比の確保が
難しく、ソース領域６とドレイン領域７との間
にシヨートが発生しやすい。

(4) さらに、前記アモルフアスシリコン半導体５
の表面は、後の工程においてソース領域６およ
びレイン領域７が形成され、かつＮチヤネル型
絶縁ゲート型電界効果半導体装置１２が完成し
た後においても、第１図に示すように、空気中
に露呈する。アモルフアスシリコン半導体５
は、構造敏感性を有し、特にアモルフアスシリ
コン系においては微結晶性を有する。

このため、Ｎチヤネル型絶縁ゲート型電界効
果半導体装置１２は、アモルフアスシリコン半
導体５の膜質や特性に対する低い信頼性と、ば
らつきの大きい製造上の問題とによつて、工業
的に実用化することができなかつた。

以上、これらの理由から、第１図に示す構造の
絶縁ゲート型電界効果半導体装置は、工業的に実
際に使用することが不適当であつた。

本発明は、以上のような課題を解決するために
なされたもので、ゲート電極とチヤネル形成領域
との間のピンホールによるリークを防ぎ、しかも
チヤネル形成領域と珪素との間の反応に基づく、
ゲート絶縁膜の膜質もしくは特性の劣化を防ぐこ
とができる、絶縁ゲート型電界効果半導体装置の
作製方法を提供することを目的とする。

また、本発明は、前記目的に加えて、ゲート電
極とドレイン電極との間の寄生容量を減少し、し
かもゲート電極とドレイン領域との間のシヨート
を防ぐことができる、絶縁ゲート型電界効果半導
体装置の作製方法を提供することを目的とする。

さらに、本発明は、前記目的に加えて、チヤネ
ル形成領域の膜質や特性に対する信頼性を向上で
きる、絶縁ゲート型電界効果半導体装置の作製方
法を提供することを目的とする。

〔課題を解決するための手段〕

前記目的を達成するために、本発明の絶縁ゲー
ト型電界効果半導体装置の作製方法は、絶縁表面
を有する基板上１に一導電型の半導体または導体
の材料をパターニングしてゲート電極２０を形成
する工程と、前記ゲート電極用材料を酸化する工
程を経て、酸化物絶縁膜を前記ゲート電極２０の
上面および側面に形成する工程と、前記酸化物絶
縁膜上を窒化珪素膜により覆つて多層膜構成のゲ
ート絶縁膜２１を形成する工程と、前記基板２１
および絶縁膜２１で覆われたゲート電極２０上に
マスク形成層２２０およびフオトレジスト膜を形
成する工程と、前記ゲート電極２０をマスクとし
て裏面から露光することによつて形成したフオト
レジスト膜２４を用いてマスク形成層２２をパタ
ーニングし、ゲート電極２０の上面にのみマスク
２２を形成する工程と、前記基板１上、ゲート絶
縁膜２１の側周辺端部、および前記マスク２２上
に不純物が添加された半導体層２７０を形成する
工程と、上記半導体層２７０のソース領域２９お
よびドレイン領域３０となる部分とマスク２２上
の部分を残し、かつ、マスク２２上の部分に穴を
開けるように上記半導体層２７０をパターニング
する工程と、前記マスク２２をリフトオフするこ
とによつて、前記マスク２２上の半導体層２７０
を除去し、ソース領域２９およびドレイン領域３
０を形成する工程と、前記窒化珪素膜、ソース領
域およびドレイン領域上に密接してチヤネル形成
領域２７を構成する真性または実質的に真性の水
素が添加された非単結晶半導体層を形成する工程
とからなることを特徴とする。

〔作 用〕

本発明は、前述した発明に基づき、絶縁ゲート
型電界効果半導体装置の作製方法において、以下
の作用が得られる。

本発明の絶縁ゲート型電界効果半導体装置の作
製方法は、以下の作用が得られる。

(1) ゲート電極の上面および側面にゲート絶縁膜
が形成され、前記ゲート電極の両側部にそれぞ
れゲート絶縁膜を介して互いに離間したソース
領域、およびドレイン領域のそれぞれが形成さ
れる。

ソース領域、およびドレイン領域は、前記ゲ
ート電極の両端部の一方にソース領域の端部を
一致させ、かつ他方にドレイン領域の端部を一
致させて形成されるので、前記ゲート電極の両
端部にそれぞれセルフアライメントで形成され
る。

(2) 前記作用(1)により、製造上、前記ゲート電極
と、ソース領域およびドレイン領域との間のト
レランスが減少されるので、絶縁ゲート型電界
効果半導体装置のチヤネル長を短チヤネルに形
成できる。

たとえば、絶縁ゲート型電界効果半導体装置
は、１〔μm〕ないし10〔μm〕と極めて短いチヤ
ネル長とすることができた。

(3) 前記作用(1)により、前記ゲート電極とソース
領域、ドレイン領域のそれぞれ、特にドレイン
領域との間の重複を減少できるので、前記ドレ
イン領域に付加される寄生容量を減少し、ドレ
イン電圧を低減できる。

たとえば、絶縁ゲート型電界効果半導体装置
は、ドレイン電圧を40〔Ｖ〕ないし80〔Ｖ〕から
５〔Ｖ〕ないし10〔Ｖ〕の範囲に低くできる。

(4) 前記作用(2)により、チヤネル形成領域の抵抗
を減少できるので、絶縁ゲート型電界効果半導
体装置は、高い周波数特性が得られる。

たとえば、絶縁ゲート型電界効果半導体装置
は、1.5〔Ｖ〕駆動において、チヤネル形成領域
に微結晶性を有するアモルフアスシリコン半導
体を使用した場合に、10〔ＭHz〕ないし40〔Ｍ
Hz〕の高い周波数特性が得られる。また、絶縁
ゲート型電界効果半導体装置は、チヤネル形成
領域にアモルフアスシリコン半導体を使用した
場合に、10〔〔ＭHz〕ないし30〔ＭHz〕の高い周
波数特性が得られる。

(5) 前記作用(1)により、前記ゲート電極の上面
は、ソース領域およびドレイン領域のそれぞれ
の上面と同じ面になるようにその位置が近づけ
られる。すなわち、絶縁ゲート型電界効果半導
体装置は、チヤネル形成領域の下地であるゲー
ト電極の上面、ソース領域の上面、ドレイン領
域の上面のそれぞれが滑らかに連続させ、プレ
ナー構造（平坦化構造）となるように形成され
る。

(6) 前記ゲート電極の両端部に予めソース領域お
よびドレイン領域を形成し、この後にゲート電
極の上面、ソース領域の上面、ドレイン領域の
上面のそれぞれにチヤネル形成領域を形成する
ので、前記チヤネル形成領域に対して、独立に
ソース領域およびドレイン領域の抵抗を制御で
きる。

たとえば、絶縁ゲート型電界効果半導体装置
は、ソース領域およびドレイン領域をＰ型また
はＮ型の非単結晶半導体、特に多結晶シリコン
半導体で形成することにより、この多結晶シリ
コン半導体の電気伝導度を１〔Ωcm^-1〕ないし
100〔Ωcm^-1〕に設定できる。

(7) 前記ゲート電極、ソース領域およびドレイン
領域を形成した後に、最終段の工程としてゲー
ト電極の上面、ソース領域の上面、ドレイン領
域の上面のそれぞれにチヤネル形成領域を形成
するので、チヤネル形成領域が構造敏感性を有
する真性またはＰ型もしくはＮ型の非単結晶半
導体で形成される場合であつても、製造上の熱
処理等による膜質の変質や特性の変化を極力減
少できる。

前記チヤネル形成領域としての非単結晶半導
体は、たとえば0.05〔μm〕ないし５〔μm〕の範
囲の厚さが使用され、代表的には0.1〔μm〕な
いし１〔〔μmm〕の厚さが使用される。

さらに、本発明によれば、以下の作用が得られ
る。

(1) 前記絶縁ゲート型電界効果半導体装置をチヤ
ネル長方向に複数個配列し、この配列において
隣接する配列前段の絶縁ゲート型電界効果半導
体装置の一方のソース領域またはドレイン領域
を配列後段の絶縁ゲート型電界効果半導体装置
の他方のドレイン領域またはソース領域と共有
することにより、前記ソース領域またはドレイ
ン領域に相当する占有面積を減少できるので、
集積密度を向上できる。

(2) 前記作用(1)により、配列において隣接する配
列前段の絶縁ゲート型電界効果半導体装置の一
方方のソース領域またはドレイン領域と配列後
段の絶縁ゲート型電界効果半導体装置の他方の
ドレイン領域またはソース領域との間のアイソ
レーシヨン領域を廃止できるので、より集積密
度を向上できる。

(3) 前記作用(2)により、前記絶縁ゲート型電界効
果半導体装置をマトリツクス構造に配列して
も、高い集積密度が得られる。

(4) 前記作用(2)または作用(3)により、前記絶縁基
板に透光性の石英ガラス基板を使用することに
より、イメージセンサを構成できる。このイメ
ージセンサは、１個の絶縁ゲート型電界効果半
導体装置で１セルを構成できる。

(5) 前記作用(2)または作用(3)により、前記絶縁基
板に遮光性のアルミナセラミツク基板を使用す
ることにより、平面パネル液晶デイスプレーを
構成できる。この平面パネル液晶デイスレー
は、アルミナセラミツク基板の表面上に１個の
絶縁ゲート型電界効果半導体装置およびそれに
連結された１個のキヤパシタ（１トランジス
タ・１キヤパシタ構造）で１セル（１ピクセ
ル）を構成できる。前記キヤパシタの電極間に
は液晶が配置される。

(6) 前記作用(2)または作用(3)により、１個の絶縁
ゲート型電界効果半導体装置を１セル（１メモ
リセル）とし、このセルをマトリツクス構造に
複数個配列した不揮発性メモリを構成できる。

〔実施例〕

以下、本発明の実施例について説明する。

第２図は本発明の実施例である絶縁ゲート型電
界効果半導体装置の縦端面図である。第３図は本
発明の第１参考例である絶縁ゲート型電界効果半
導体装置の縦断面図である。第４図は本発明の実
施例である絶縁ゲート型電界効果半導体装置の縦
断面図である。第５図Ａは本発明の第２参考例で
ある絶縁ゲート型電界効果半導体装置の縦断面図
である。第５図Ｂは本発明の第３参考例である絶
縁ゲート型電界効果半導体装置の縦断面図であ
る。第６図は本発明の第４参考例であるイメージ
センサのブロツク回路図である。

第２図において、基板の準備工程から絶縁ゲー
ト型電界効果半導体装置が完成する工程までの全
製作工程のうち、基板の準備工程からゲート絶縁
膜を形成する工程までの前段の作製方法について
説明する。

まず、第２図Ａに示すように、絶縁表面を有す
る基板１が準備される。そして、第２図Ａに示す
ように、前記基板１の絶縁表面上には、ゲート電
極２０、ゲート絶縁膜２１、マスク形成層（保護
層）２２０のそれぞれが順次形成される。

前記基板１には、絶縁性を有し、かつ透光性を
有する石英ガラス基板が使用される。

また、基板１には、絶縁性を有するセラミツク
基板が使用される。

前記ゲート電極２０は、プラズマ気相法によつ
て形成される。すなわち、ゲート電極２０は、基
板１の絶縁表面（被形成面）上にプラズマ気相法
により堆積された非単結晶半導体で形成される。

前記プラズマ気相法には、反応性気体としてシ
ラン（モノシラン若しくはポリシラン）またはフ
ツ化珪素が使用される。前記反応性基体を希釈す
るキヤリアガスとしては、ヘリユームまたは水素
が使用される。プラズマ気相法は、まず、反応性
気体をキヤリアガスで希釈し、この反応性気体お
よびキヤリアガスを反応炉内に導き、この反応炉
内で反応性気体およびキヤリアガスをプラズマ化
し、反応性気体を分解しかつ反応させることによ
り、基板１の絶縁表面上に非単結晶半導体が形成
される。

前記プラズマ気相法は、0.01〔torr〕ないし10
〔torr〕、たとえば0.3〔torr〕に反応炉内の圧力が
設定される。反応炉内に配置された基板１はは、
100〔℃〕ないし400〔℃〕、たとえば300〔℃〕に加
熱される。前記反応性気体およびキヤリアガスの
プラズマ化は、直流または500〔ＫHz〕ないし50
〔ＭHz〕たとえば13.5〔ＭHz〕の高周波によるアー
ク放電またはグロー放電で行われる。

さらに、前記プラズマ化は、前記直流または高
周波に、１〔ＧHz〕ないし10〔ＧHz〕、たとえば
2.45〔ＧHz〕のマイクロ波の電磁エネルギーを５
〔Ｗ〕ないし200〔Ｗ〕の出力として加えたアーク
放電またはグロー放電で行つてもよい。

このような条件下におけるプラズマ気相法によ
つて、基板１の絶縁表面上に微結晶性を有する真
性または実質的に真性の非単結晶半導体が形成さ
れる。この非単結晶半導体は、たとえば0.1〔μm〕
ないし〔1μm〕の厚さで形成される。

第４図Ｃに示す完成図から明らかなように、ソ
ース領域２９−ドレイン領域３０間を流れる電流
は、基板１の絶縁表面と平行な方向に流れる。

したがつて、本実施例においては、非単結晶半
導体の生成に際し、グロー放電またはアーク放電
の電極の表面に対して基板１の絶縁表面を平行に
配置し、横方向の電気伝導度を大きく設定する。

本実施例で使用した同一のプラマCVD装置の
反応炉において、前記非単結晶半導体は、生成温
度の依存性もあるが、たとえば、５〔Ｗ〕ないし
200〔Ｗ〕のマイクロ波出力の場合、アモルフアス
シリコン半導体として形成される。

また、非単結晶半導体は、20〔Ｗ〕ないし50
〔Ｗ〕のマイクロ波出力の場合、中間領域である
微結晶性を有するアモルフアスシリコン半導体、
すなわち、セミアモルフアスシリコン半導体とし
て形成される。

また、非単結晶半導体は、80〔Ｗ〕ないし200
〔Ｗ〕のマイクロ波出力の場合、多結晶シリコン
半導体として形成される。

さらに、非単結晶半導体は、400〔℃〕以上の生
成温度で、しかも50〔Ｗ〕以上のマイクロ波出力
の場合、多結晶シリコン半導体として形成され
る。

前記アモルフアスシリコン半導体は、シヨート
レンジオーダのオーダリング（何らかの規則性）
を有しているが、結晶性を備えていない。

また、微結晶性を有するアモルフアスシリコン
半導体、すなわちセミアモルフアスシリコン半導
体は、５〔Å〕ないし100〔Å〕のシヨートレンジ
オーダの大きさの格子歪を有する微結晶性を備え
る。

これらのアモルフアスシリコン半導体、セミア
モルフアスシリコン半導体のそれぞれは、珪素の
不対結合手を中和させる水素やフツ素の如きハロ
ゲン元素による再結合中心中和剤が0.01〔モル％〕
ないし５〔モル％〕添加されている。

また、前記セミアモルフアスシリコン半導体に
おいては、前記中和剤で相殺できていない不対結
合手を中和するために、リチユーム、ナトリユー
ムまたはカリユームの如きアルカリ金属を10¹⁴
〔cm^-3〕ないし10¹⁸〔cm^-3〕の濃度で添加し、耐放
射線性周波数特性の改良を行つてもよい。

前記セミアモルフアスシリコン半導体において
は、１×10^-6〔１／Ωcm〕ないし３×10^-3〔１／Ω
cm〕の暗伝導度が、AM1の条件下にて１×10^-3
〔１／Ωcm〕ないし８×10^-2〔１／Ωcm〕の光伝導
度が、それぞれ、実験的に得られた。

また、アモルフアスシリコン半導体は、10^-10
〔１／Ωcm〕ないし10^-6〔１／Ωcm〕の暗伝導度
が、10^-6〔１／Ωcm〕ないし３×10^-4〔１／Ωcm〕
の光伝導度が、それぞれ、実験的に得られた。

これらのアモルフアスシリコン半導体、セミア
モルフアスシリコン半導体のそれぞれは、実用
上、用途に応じて使い分けられる。

前記ゲート電極２０として、非単結晶半導体を
Ｐ型またはＮ型の導電型の半導体層に形成する場
合は、前記プラズマ気相法において、反応性基体
に価の不純物または価の不純物が加えられ
る。

価の不純物としては、たとえばジボラン
（B₂H₆）が使用される。

ジボランは、反応性気体でであるシランに対し
て0.2〔％〕ないし２〔％〕の割合で添加される。

また、価の不純物としては、たとえばフオス
フイン（PH₃）が使用される。

フオスフインは、シランに対して0.2〔％〕ない
し２〔％〕の割合で添加される。

前記Ｐ型またはＮ型の導電型の半導体層は、特
に、アモルフアスシリコン半導体として形成され
るのではなく、セミアモルフアスシリコン半導体
または多結晶シリコン半導体として形成される。

これらのセミアモルフアスシリコン半導体、多
結晶シリコン半導体のそれぞれは、0.1ないし100
〔１／Ωcm〕の電気伝導度、しかも0.02〔eV〕の
活性化エネルギーが得られ、添加された不純物の
すべてをアクセプタまたはドナーにすることがで
きる。

なお、前記非単結晶半導体は、減圧気相法を使
用し形成してもよい。

結果的に、本実施例のゲート電極２０は、Ｐ＋
型またはＮ＋型の導電型の半導体層、すなわち、
セミアモルフアスシリコン半導体、多結晶シリコ
ン半導体のいずれかで形成される。ゲート電極２
０の膜厚は、0.1〔μm〕ないし0.5〔μm〕の範囲で
形成される。ゲート電極２０のゲート長寸法は、
１〔μm〕ないし30〔μm〕、代表的には５〔μm〕な
いし10〔μm〕で形成される。このゲート電極２０
のパターニングは、フオトリソグラフイ技術で形
成されたマスクを使用し、エツチング法で行われ
る。

また、前記ゲート電極２０は、モリブデン、タ
ングステン等の耐熱性金属導体、もしくはモリブ
デンシリサイド、タングステンシリサイド等の耐
熱性金属珪化物導体で形成してもよい。

前記ゲート絶縁膜２１は、ゲート電極２０の上
面および側面に形成されたゲート電極材料の酸化
膜、およびこの酸化膜の表面上に形成された窒化
膜の多層膜から構成される。

前記ゲート絶縁膜２１の酸化膜は、熱酸化法ま
たはプラズマ酸化法により形成される。すなわ
ち、本実施例において、ゲート電極２０がセミア
モルフアスシリコン半導体、多結晶シリコン半導
体のいずれかで形成されるので、酸化膜は、酸化
珪素膜で形成される。この酸化珪素膜は、たとえ
ば10〔nm〕ないし100〔nm〕の膜厚で形成される。

前記窒化珪素膜は、たとえば200〔℃〕ないし
1100〔℃〕に加熱された状態において、マイクロ
波で励起されたアンモニア中で形成される。窒化
珪素膜は、たとえば２〔nm〕ないし５〔nm〕の膜
厚で形成される。

また、前記窒化珪素膜は、減圧気相法を使用
し、たとえば10〔nm〕ないし150〔nm〕の膜厚で
形成してもよい。

このように、ゲート絶縁膜２１は、ゲート電極
２０の表面を酸化した酸化珪素膜、およびこの酸
化珪素膜の表面上に形成された窒化珪素膜からな
る多層構造で形成される。ゲート絶縁膜２１の酸
化珪素膜、窒化珪素膜のそれぞれは、ゲート電極
２０の上面および側面に選択的に形成される。

この結果、ゲート絶縁膜２１には、酸化珪素膜
自体にピンホールの発生が少ない。特に、酸化珪
素膜、窒化珪素膜のそれぞれの同一個所にピンホ
ールが発生する確立は極めて少ない。

すなわち、本実施例のゲート絶縁膜２１は、総
合的に、気相法で形成された単層構造のゲート絶
縁膜に比べてピンホールの発生が減少する。

前記ゲート絶縁膜２１を従来のように単層構造
の窒化珪素膜で形成し、しかもこの窒化珪素膜を
減圧気相法で形成した場合においては、ゲート電
極２０のコーナ部のカバレツジが悪いので、この
部分にピンホールが発生しやすく、リークの原因
になる。

この点においても、本実施例のゲート絶縁膜２
１は、ゲート電極２０の表面に酸化法によりピン
ホールの極めて少ない酸化珪素膜が予め形成され
ているので、ゲート電極２０と後に形成されるチ
ヤネル形成領域２７（第４図Ｂ参照）との間のリ
ークを防ぐことができる。

また、前記ゲート絶縁膜２１を構成する窒化珪
素膜は、水素を通さない特性を有する。

すなわち、ゲート絶縁膜２１の下層の酸化珪素
膜、ゲート絶縁膜２１の表面上に形成されるチヤ
ネル形成領域２７のそれぞれの間は、ゲート絶縁
膜２１を構成する窒化珪素膜により水素の通過が
遮断される。

前記ゲート絶縁膜２１を構成する酸化珪素膜に
ピンホールが存在しない場合であつても、酸化珪
素膜の構成要素である酸素は、チヤネル形成領域
２７を構成する水素を含んだ珪素に直接接触すれ
ば、互いに反応し、酸化珪素膜の膜質や特性の劣
化の原因になる。

すなわち、ゲート絶縁膜２１の内の一層を構成
する窒化珪素膜は、水素や酸素のブロツキングを
行なうので、ゲート絶縁膜２１の内の他の層を構
成する酸化珪素膜の膜質の劣化を防ぐことができ
る。

前記ゲート絶縁膜２１の表面上に形成されたマ
スク形成層２２０は、減圧気相法で堆積した酸化
珪素膜または回転塗布層で塗布した耐熱性ポリイ
ミド樹脂（PIQ）膜で形成される。マスク形成層
２２０としての酸化珪素膜または耐熱性ポリイミ
ド樹脂膜は、0.5〔μm〕ないし３〔μm〕、代表的に
は0.1〔μm〕ないし1.5〔μm〕の膜厚で形成する。

次に、第２図Ｂに示すように、前記マスク形成
層２２０の表面上の全面には、図示されていない
フオトレジスト膜が塗付される。そして、このフ
オトレジスト膜は、パターニングされ、フオトレ
ジスト膜からマスク２４が形成される。

前記フオトレジスト膜としては負（ネガテイブ
タイプ）のフオトレジスト膜が使用される。この
フオトレジスト膜は、基板１の下方向から紫外線
２３が照射され、ゲート電極２０をマスク２４と
して露光される。

すなわち、フオトレジスト膜は、露光後、現像
処理およびリンス処理が施されると、ゲート電極
２０の上面にのみマスク２４として残され、それ
以外の領域が除される。しかも、前記マスク２４
は、ゲート電極２０に対してセルフアライメント
で形成される。

次に、第２図Ｃに示すように、マスク２４によ
つて、マスク形成層２２０は、パターニングされ
れ、このマスク形成層２２０からマスク２２が形
成される。その後、前記マスク２４は、除去され
る。

前記マスク形成層２２０としては酸化珪素膜が
使用される場合、パターニングは、フツ酸系のエ
ツチング液を使用した溶法により行われる。

また、マスク形成層２２０として耐熱性ポリイ
ミド樹脂膜が使用される場合、パターニングは、
ヒドラジン系のエツチング液を使用した溶去によ
り行われる。

前記マスク２２は、そのパターニングを行うマ
スク２４がゲート電極２０に対してセルフアライ
メントで形成されるので、結果的にゲート電極２
０に対してセルフアライメントで形成される。

同第２図Ｃに示すように、本実施例によれば、
基板１の絶縁表面上に形成されたゲート電極２０
の上面２５および側面がゲート絶縁膜２１で囲ま
れる構造になる。

また、前記ゲート電極２０の上面２５にこのゲ
ート電極２０の両端に略一致させた同一形状のマ
スク２２を形成した構造になる。

（第１参考例） 次に、本発明の第１参考例について、第３図の
縦断面図を使用して説明する。

本参考例は、前記実施例の製作方法と同様に、
１枚のマスク２４を使用し、ゲート電極２０およ
びマスク２２を形成する方法であるが、前記マス
ク２４が基板１の上方向から露光される方法であ
る。

まず、第３図Ａに示すように、基板１を準備
し、この基板１の絶縁表面上にゲート電極形成層
２００、ゲート絶縁膜形成層２１０、マスク形成
層２２０のそれぞれを順次形成する。

次に、同第３図Ａに示すように、マスク形成層
２２０の表面上にマスク２４が選択的に形成され
る。

前記基板１には、前述と同様に、石英ガラス基
板またはセラミツク基板が使用される。

前記ゲート電極形成層２００は、前述と同様
に、非単結晶半導体、たとえばＰ型またはＮ型の
導電型の半導体層が使用される。また、ゲート電
極形成層２００は、耐熱性金属導体もしくは耐熱
性金属珪化物導体が使用される。

前記ゲート絶縁膜形成層２１０は、前述と同様
に、ゲート電極形成層２００の表面を酸化法によ
り形成した酸化珪素膜（または金属酸化膜）、お
よびこの酸化珪素膜の表面上に形成された窒化珪
素膜からなる多層膜構造である。

前記マスク形成層２２０には、前述と同様に、
酸化珪素膜または耐熱性ポリイミド樹脂膜が使用
される。

前記マスク２４は、マスク形成層２２０の表面
上の全面に回転塗布法で塗布されたフオトレジス
ト膜に、露光処理、現像処理、リンス処理のそれ
ぞれを順次行い、ゲート電極２０の大きさにパタ
ーニングされて形成される。前記フオトレジスト
膜は、基本的に負、正（アクテイブタイプ）のい
ずれのものを使用してもよい。フオトレジスト膜
の露光は、基板１の上方向から紫外線を照射す
る。

次に、第３図Ｂに示すように、マスク２４を使
用し、マスク形成層２２０、ゲート絶縁膜形成層
２１０、ゲート電極形成層２００のそれぞれを順
次パターニングし、マスク２２、ゲート絶縁膜２
１およびゲート電極２０が形成される。

すなわち、マスク２２、ゲート絶縁膜２１、ゲ
ート電極２０のそれぞれは、１枚のマスク２４を
基準にパターニングされ、しかもマスク２４に対
してセルフアライメントで形成される。

次に、前記マスク２４は、除去される。そし
て、第３図Ｃに示すように、前記ゲート電極２０
の露呈する側面に絶縁膜２６が形成される。

前記絶縁膜２６は、ゲート絶縁膜２１と同様
に、酸化珪素膜およびこの酸化珪素膜の表面上に
形成された窒化珪素膜からなる多層膜構造であ
る。

前記絶縁膜２６の酸化珪素膜は、熱酸化法また
はプラズマ酸化法で形成される。前記プラズマ酸
化法による酸化温度が100〔℃〕ないし300〔℃〕の
範囲においては、マスク２２として耐熱性ポリイ
ミド樹脂膜が使用できる。

また、酸化温度が600〔℃〕以上、特に製造上使
用される1000〔℃〕ないし1150〔℃〕の範囲におい
ては、耐熱性を超えてしまうので、マスク２２と
してのCVD法でで形成される酸化珪素膜が使用
される。

前記絶縁膜２６を構成する窒化珪素膜は、プラ
ズマ窒化法で形成される。このプラズマ窒化法が
行われると、マスク２４の露呈する表面も窒化さ
れるが、この窒化膜は、後工程において簡単に除
去することができる。

同第３図Ｃに示すように、本参考例によれば、
前記第１実施例と同様に、基板１の絶縁表面上に
形成されたゲート電極２０の上面がゲート絶縁膜
２１で囲まれ、かつ側面が絶縁膜２６で囲まれる
構造になる。

また、前記ゲート電極２０の上面にこのゲート
電極２０の両端に略一致させた同一形状のマスク
２２を形成した構造になる。

また、本参考例においては、前記第３図Ｂに示
すマスク２２を形成した後に、このマスク２２に
選択的にサイドエツチングを行い、マスク２２を
スリムな形状に形成してもよい。このスリムな形
状に形成されるマスク２２は、後工程（本実施例
の第４図Ｃ参照）において、リフトオフ法による
除去が容易に行なえる。

また、本実施例においては、ゲート電極２０の
上面のゲート絶縁膜２１、側面の絶縁膜２６のそ
れぞれの膜厚を独立に制御できる。すなわち、ゲ
ート絶縁膜２１の膜厚を薄く、たとえば10〔nm〕
ないし100〔nm〕の膜厚に設定すれば、絶縁ゲー
ト型電界効果半導体装置は、低電圧駆動が実現で
きる。

一方、絶縁膜２６の膜厚を厚く、たとえば20
〔nm〕ないし400〔nm〕の膜厚に設定すれば、ゲ
ート電極２０と特にドレイン領域３０との間に発
生する寄生容量を減少することができる。

本実施例は、ゲート絶縁膜２１を形成する工程
以後、絶縁ゲート型電界効果半導体装置が完成す
る工程までの製作方法について、第４図の縦断面
図を使用して説明する。

本実施例は、第２図Ｃに示す工程以後の工程か
ら説明する。

本実施例の製作方法は、前記第１参考例である
第３図Ｃに示す工程以後の工程から行なつても同
様である。

前記本実施例である第２図Ｃに示す工程、すな
わちゲート電極２０、ゲート絶縁膜２１、および
マスク２２（第１マスク）が形成されたた工程
の後、第４図Ａに示すように、半導体層２７０、
マスク２８（第２マスク）のそれぞれが順次形
成される。

前記半導体層２７０は、マスク２２、絶縁膜２
１等の表面を覆つて、すなわち、少なくともゲー
ト電極２０の両端部におけるそれぞれのソース領
域２９およびドレイン領域３０の形成部分を覆つ
て形成される。

半導体層２７０は、前記ゲート電極２０と同様
の形成方法において形成される。半導体層２７０
は、Ｎチヤネル型絶縁ゲート型電界効果半導体装
置の場合、Ｎ型不純物が、また、Ｐチヤネル型絶
縁ゲート型電界効果半導体装置の場合、Ｐ型不純
物が、それぞれ添加される。半導体層２７０は、
0.1〔μm〕ないし0.5〔μm〕の膜厚で形成される。

前記マスク２８は、半導体層２７０の表面上に
形成される。この半導体層２７０は、ソース領域
２９およびドレイン領域３０となる部分とマスク
２２上の部分を残し、かつマスク２２上の部分に
穴を開けるようにパターニングされる。

前記マスク２２をリフトオフすることによつ
て、前記マスク２２上の半導体層２７０が除去さ
れて、ソース領域２９およびドレイン領域３０が
形成される。

前記リフトオフ法によるマスク２２の溶去は、
酸化珪素膜が使用される場合、フツ酸系のエツチ
ング液で行う。また、マスク２２の溶去は、耐熱
性ポリイミド樹脂膜が使用される場合はヒドラジ
ン系のエツチング液で行う。

また、前記マスク２２の溶去においては、エツ
チングに併用して、軽い超音波振動が加えられ
る。

前記ソース領域２９とその下地表面との接着強
度、ドレイン領域３０とその下地表面との接着強
度のそれぞれに比べて、マスク２２とその下地表
面であるゲート絶縁膜２１の表面との接着強度が
弱いので、超音波振動の併用により、マスク２２
はすべべて除去される。

このように、前記マスク２２は、選択的に除去
されるので、結果的にリフトオフ法により除去さ
れたことになる。

前述のソース領域２９およびドレイン領域３０
のそれぞれは、ゲート電極２０の両端部のそれぞ
れに離間して形成される。また、ソース領域２９
およびドレイン領域３０は、一対の不純物領域と
して形成される。

前記ソース領域２９およびドレイン領域３０の
それぞれのゲート電極２０側の一側面は、ゲート
絶縁膜２１を介して、ゲート電極２０の側面に隣
接する。

すなわち、ゲート電極２０における両側面のう
ちの一方の側面は、ソース領域２９の一側面と略
一致した状態で形成される。同様に、ゲート電極
２０における両側面のうちの他方の側面は、ドレ
イン領域３０の一側面と略一致した状態で形成さ
れる。

結果的に、ソース領域２９およびドレイン領域
３０のそれぞれは、ゲート電極２０に対してセル
フアラインで形成される。しかも、ゲート電極２
０とソース領域２９およびドレイン領域３０との
間の製造上の位置合わせは、実質的に１枚のマス
ク２２（第１マスク）で行われる。

さらに、このマスク２２は、前述の実施例（第
２図参照）において説明したように、１枚のマス
ク２４を基準に形成され、このマスク２４に対し
てセルフアライメントで形成される。

これまでの工程によつて、ゲート電極２０、ゲ
ート絶縁膜２１、ソース領域２９およびドレイン
領域３０が形成された。

前述のように、ゲート絶縁膜２１は、ゲート電
極２０の上面、およびゲート電極２０の側面に形
成される。

ソース領域２９およびドレイン領域３０のそれ
ぞれは、前記実施例に示したプラズマ気相法によ
る真性、または実質的に真性であるが導電型を有
し、かつ構造敏感性を有する半導体層２７０で形
成される。このソース領域２９およびドレイン領
域３０のそれぞれは、ゲート絶縁膜２１のそれぞ
れの特に窒化珪素膜に密着して形成される。

さらに、ソース領域２９およびドレイン領域３
０のそれぞれは、ゲート電極２０の両端部のそれ
ぞれにおいて、基板１の絶縁表面上に形成され
る。

次に、第４図Ｂに示すように、前記ゲート電極
２０、ソース領域２９およびドレイン領域３０の
それぞれの上面にチヤネル形成領域２７が形成さ
れる。チヤネル形成領域２７は、ゲート電極２０
の上面にゲート絶縁膜２１を介して形成される。

また、チヤネル形成領域２７は、ソース領域２
９およびドレイン領域３０のそれぞれの上面に直
接密接し形成される。チヤネル形成領域２７は、
第４図Ｂに示すフオトマスク（第３マスク）を
使用してパターニングされる。

前記チヤネル形成領域２７は、微結晶性を有す
るセミアモルフアスシリコン半導体層で形成する
ことが好ましい。このセミアモルフアスシリコン
半導体層で形成されるチヤネル形成領域２７は、
絶縁ゲート型電界効果半導体装置の高速動作を実
現できる。

また、前記フオトマスク（第３マスク）でパ
ターニングされる前に、チヤネル形成領域２７の
表面に絶縁膜を形成してもよい。この絶縁膜は、
チヤネル形成領域２７の特性の劣化を防ぐことが
できる。

また、前記フオトマスク（第３マスク）によ
るパターニングは、ゲート電極２０の上面のゲー
ト絶縁膜２１の端部を同時に除去でき、ソース領
域取出し電極３８およびドレイン領域取出し電極
３９と共に、ゲート取出し電極３６が形成され
る。

以上の工程を行うことにより、３枚のフオトマ
スク、すなわち、第１マスク、第２マスク、
および第３マスクを使用し、基板板１の絶縁表
面上に絶縁ゲート型電界効果半導体装置が形成さ
れる。しかも、絶縁ゲート型電界効果半導体装置
は、プレナー構造で形成される。

次に、前記第４図Ｃに示すように、絶縁ゲート
型電界効果半導体装置の上面には、層間絶縁膜６
５がコーテイングされる。そして、この層間絶縁
膜６５には、電極穴６６が形成される。その後、
電極６７，６８および６９が形成される。

前記層間絶縁膜６５は、たとえば耐熱性ポリイ
ミド樹脂を使用する。電極６９は、コンタクト部
４１でソース領域取出し電極３８に連結される。

電極６７は、コンタクト部４０でドレイン領域
取出し電極３９に連結される。電極６８は、ゲー
ト取出し電極３６に連結される。

以上説明したように、本実施例は、基板１の絶
縁表面上にゲート電極２０を形成する工程、この
ゲート電極２０を囲むゲート絶縁膜２１を形成す
る工程、前記ゲート電極２０にセルフアライメン
トで、しかも基板１の絶縁表面に密接したプレナ
ー構造で一対のソース領域２９およびドレイン領
域３０を形成する工程、最終工程において最も構
造敏感性を有する半導体層からチヤネル形成領域
２７を形成する工程を備えている。そして、絶縁
ゲート型電界効果半導体装置は、上記各工程を順
次実施することによつて得られる。

上記工程は、３枚のフオトマスク（第１マスク
、第２マスク、および第３マスク）でプレ
ナー構造の絶縁ゲート型電界効果半導体装置が得
られる。

また、上記工程に２枚のフオトマスク（第４図
Ｃ）において、パターンおよびを形成するマ
スク）を加えることにより、絶縁ゲート型電界効
果半導体装置における２層配線が採用される。

また、前記絶縁ゲート型電界効果半導体装置
（または薄膜トランジスタとも呼ばれる）のゲー
ト電極２０、ソース領域２９、ドレイン領域３０
のそれぞれがマスク２４に対してセルフアライメ
ントで形成されるので、絶縁ゲート型電界効果半
導体装置のチヤネル長を１〔μm〕ないし10〔μm〕
の範囲まで小さくできる。

また、前記絶縁ゲート型電界効果半導体装置
は、チヤネル形成領域２７に微結晶性を有するア
モルフアスシリコン半導体を使用し、横方向の電
流を流すことができるので、周波数特性を向上で
きる。

たとえば、絶縁ゲート型電界効果半導体装置で
11段のリングオシレータを試作した場合、10〔Ｍ
Hz〕ないし100〔ＭHz〕の周波数特性が得られた。

（第２参考例） 本参考例は、前記実施例の絶縁ゲート型電界効
果半導体装置を使用し、最大の実装密度を得るた
めのものである。

本参考例である絶縁ゲート型電界効果半導体装
置の縦断面構造について、第５図Ａを使用して説
明する。

本参考例は、第５図Ａに示すように、基板１の
絶縁表面上に１つの絶縁ゲート型電界効果半導体
装置４０と、他の絶縁ゲート型電界効果半導体装
置４１とが互いに隣合つて配置される。この絶縁
ゲート型電界効果半導体装置４０，４１のそれぞ
れの間には、アイソレーシヨン領域が設けられて
いない。

前記１つの絶縁ゲート型電界効果半導体装置４
０は、ゲート電極２０、ゲート絶縁膜２１、ソー
ス領域２９、ドレイン領域３０、およびチヤネル
形成領域２７から構成されている。他の絶縁ゲー
ト型電界効果半導体装置４１は、ゲート電極２
０′、ゲート絶縁膜２１′、ソース領域２９′、ド
レイン領域３０、およびチヤネル形成領域２７′
から構成されている。

前記１つの絶縁ゲート型電界効果半導体装置４
０のドレイン領域３０は、他の絶縁ゲート型電界
効果半導体装置４１のドレイン領域３０と共用さ
れる。同様に、１つの絶縁ゲート型電界効果半導
体装置４０のソース領域２９は、さらにその隣の
絶縁ゲート型電界効果半導体装置４３のソース領
域２９と共用される。他の絶縁ゲート型電界効果
半導体装置４１のソース領域２９′は、さらにそ
の隣の絶縁ゲート型電界効果半導体装置４２のソ
ース領域２９′と共用される。

そして、ゲート電極２０，２０′のそれぞれは、
紙面に対して垂直方向にゲート取出し電極および
リードが形成される。同様に、ソース領域２９、
２９′のそれぞれは、紙面に対して垂直方向に、
しかも前記ゲート取出し電極およびリードに平行
に、ソース領域取出し電極およびリードが形成さ
れる。

これに対して、図中、左右方向に列をなす複数
の絶縁ゲート型電界効果半導体装置のそれぞれの
ドレイン領域３０は、紙面に対して垂直方向に隣
接して配列された他の列をなす他の絶縁ゲート型
電界効果半導体装置のそれぞれのドレイン領域３
０に対して電気的に分離されている。１列の中
で、複数の絶縁ゲート型電界効果半導体装置のド
レイン領域３０は、左右方向に伸びるリード５０
で連結される。このリード５０は、層間絶縁膜６
５の表面上に形成される。

このように、複数の絶縁ゲート型電界効果半導
体装置は、マトリツクス構造で配置され、最密実
装配列をなす。

第６図は、前記最密実装配列をなす絶縁ゲート
型電界効果半導体装置の集積構造をブロツク回路
図として示したものである。第５図Ａに付された
符号は、第６図に付された符号に対応させてあ
る。

第６図に示すように、マトリツクス構造は、行
方向に３個、列方向に４個、合計１個の絶縁ゲー
ト型電界効果半導体装置で構成されるセルが配列
される。

第６図中、左側には、Ｘ方向（行）のデコーダ
およびライバー７３が配置される。第６図中、上
側には、Ｙ方向（列）のデコーダおよびドライバ
ー７４が配置される。

第６図中、破線で囲んだ領域７２の縦断面構造
は、前記第５図Ａに縦断面図として示されてい
る。

この第６図に示すブロツク回路図は、イメージ
センサを示すものである。このイメージセンサ
は、基板１に透光性を有するものが使用される。

イメージセンサは、入射光で得られた電気信号
がデコーダおよびドライバー７３，７４のそれぞ
れの制御信号により横方向に移送され、この移送
された信号が検出信号として出力される。

たとえば、セル（１、１）においては、デコー
ダおよびドライバー７４の制御信号５，７５′の
それぞれにより、選択的に光検出が行われる。

また、セル（２、１）においては、デコーダお
よびドライバー７４の制御信号７６，７６′のそ
れぞれにより、選択的に光検出が行われる。

前述の如く、絶縁ゲート型電界効果半導体装置
のチヤネル形成領域２７は、非単結晶半導体で構
成される。この非単結晶半導体の移動度は、単結
晶半導体の移動度ほど大きくない。

したがつて、たとえば絶縁ゲート型電界効果半
導体装置４０で構成されるセル（１、２）と他の
絶縁ゲート型電界効果半導体装置で構成されるセ
ル（２、２）との間のフイールド絶縁物が廃止で
きる。

さらに、このフイールド絶縁物を廃止した分、
製造工程数が減少できる。また、１つのセルサイ
ズにフイールド絶縁物の占有面積が加算されない
ので、結果的に１つのセルサイズを小さくでき
る。

前記イメージセンサは、光検出を行う場合、基
板１の下方向からではなく上方向から、直接、セ
ルのチヤネル形成領域（活性半導体層）２７に光
を照射し、セルの光検出感度を向上してもよい。

（第３参考例） 本参考例は、本実施例の絶縁ゲート型電界効果
半導体装置を使用し、不揮発性メモリを構成した
ものである。

本参考例である絶縁ゲート型電界効果半導体装
置の縦断面構造について、第５図Ｂ使用して説明
する。

第５図Ｂに示すように、不揮発性メモリは、基
板１の絶縁表面上に絶縁ゲート型電界効果半導体
装置４０，４１のそれぞれが配置される。前記第
２参考例と同様に、絶縁ゲート型電界効果半導体
装置４０，４１のそれぞれのドレイン領域３０は
共用される。また、絶縁ゲート型電界効果半導体
装置４０のソース領域２９はさらに隣りの絶縁ゲ
ート型電界効果半導体装置のソース領域２９に共
用され、絶縁ゲート型電界効果半導体装置４１の
ソース領域２９′はさらに隣の絶縁ゲート型電界
効果半導体装置のソース領域２９′に共用される。

前記絶縁ゲート型電界効果半導体装置４０，４
１のそれぞれは、ゲート絶縁膜２１が、絶縁物で
形成される電荷捕穫中心層９１、この電荷捕穫中
心層９１の下面を囲む絶縁膜９０、および電荷捕
穫中心層９１の上面、側面周囲のそれぞれを囲む
絶縁膜９２で構成される。

前記電荷捕獲中心層９１は、絶縁膜に変えて、
半導体、特に非単結晶構造を有するシリコン半導
体層（非単結晶半導体）、もしくはゲルマニユー
ム、または金属のクラスタもしくは薄膜を使用し
てもよい。

前記不揮発性メモリは、１つの絶縁ゲート型電
界効果半導体装置４０，４１のそれぞれがそれぞ
れ１ビツトのメモリセルとして構成される。

このように、本参考例によれば、単結晶珪素を
主体に構成される絶縁ゲート型電界効果半導体装
置を有する不揮発性メモリと同様に、集積化され
た不揮発性メモリが得られる。

また、前記第５図Ｂに示すゲート絶縁膜２１
は、第１参考例の第３図に示すゲート絶縁膜２１
を形成する工程と同様に形成してもよい。すなわ
ち、ゲート絶縁膜２１は、まず、第３図Ａ図示と
同様に、第１の絶縁膜９０、半導体層（電荷捕穫
中心層）９１、第２の絶縁膜９２のそれぞれが順
次積層され、その後、前記第３図Ｃに示す工程に
おいて、前記半導体層９１の側面周囲を酸化し、
この半導体層９１の側面周囲に絶縁膜９２を形成
することにより形成される。

以上、本発明の実施例を詳述したが、本発明
は、前記実施例に限定されるものではない。そし
て、特許請求の範囲に記載された本発明を逸脱す
ることがなければ、種々の設計変更を行うことが
できる。

たとえば、本発明は、シリコン半導体を中心と
して説明したが、このシリコン半導体に代えて、
Si_xC_1-x（０≦ｘ＜１）、SiN_4-x（０＜ｘ＜４）を使
用してもよい。

また、本発明は、シリコン半導体に代えて、ゲ
ルマニユームもしくは−族化合物半導体を使
用してもよい。

以上説明したように、本発明の実施例によれ
ば、以下の効果が得られる。

(1) 絶縁ゲート型電界効果半導体装置において、
基板１の絶縁表面上にゲート電極２０を形成す
る工程と、このゲート電極２０の表面に酸化法
で酸化珪素膜を形成し、かつこの酸化珪素膜の
表面上に窒化珪素膜を形成し、多層膜構造のゲ
ート絶縁膜２１を形成する工程と、前記ゲート
絶縁膜２１の窒化珪素膜に密接して水素が添加
された非単結晶半導体からなるチヤネル形成領
域２７を形成する工程とを備える。

この構成により、前記ゲート絶縁膜２１の酸
化珪素膜とチヤネル形成領域２７との間に窒化
珪素膜を介在したので、水素を媒介させた信頼
性低下の反応を防ぐことができる。

また、前記ゲート電極２０の表面に緻密な酸
化珪素膜を形成したので、窒化珪素膜、特に窒
化珪素膜のゲート電極２０のコーナ部分にピン
ホールが発生しても、ゲート電極２０とチヤネ
ル形成領域２７との間のシヨートを防ぐことが
できる。ゲート絶縁膜２１の酸化珪素膜は、酸
化法で形成されるので、ゲート電極２０の上
面、側面、コーナ部分のいずれにおいても同じ
厚さで形成され、いずれにおいても同等の能力
でピンホールを防ぐことができる。

(2) 絶縁ゲート型電界効果半導体装置において、
ゲート電極２０の両端部のそれぞれにゲート絶
縁膜２１を介してソース領域２９、ドレイン領
域３０のそれぞれの一端を概略一致させて形成
できる。

(3) 絶縁ゲート型電界効果半導体装置において、
回路構成の工夫と、非単結晶半導体の特性の利
用とにより、前記複数の絶縁ゲート型電界効果
半導体装置のそれぞれのソース領域２９、もし
くはドレイン領域３０を共用でき、しかも周囲
のアイソレーシヨン領域を減少できる。

(4) 前記効果(2)または効果(3)により、絶縁ゲート
型電界効果半導体装置の集積密度を向上でき
る。

(5) 絶縁ゲート型電界効果半導体装置において、
チヤネル長を短チヤネルに形成できるので、ゲ
ート電圧の低電圧化、ドレイン電圧の低電圧化
のいずれも実現できる。

たとえば、絶縁ゲート型電界効果半導体装置
は、チヤネル長を１〔μm〕ないし10〔μm〕にで
きる。また、絶縁ゲート型電界効果半導体装置
は、ゲート電圧、ドレイン電圧が共に従来の40
〔Ｖ〕ないし80〔Ｖ〕から５〔Ｖ〕ないし10〔Ｖ〕
に低電圧化できる。

〔発明の効果〕

以上、本発明によれば、以下の効果が得られ
る。

(1) ゲート電極自体を酸化することによつて得ら
れた酸化絶縁膜は、堆積法によつて形成された
ゲート絶縁膜と比較して、薄いにもかかわら
ず、ゲート電極とチヤネル形成領域との間にピ
ンホールができず、リークを防ぐことができ
る。

また、チヤネル形成領域における水素あるい
は珪素と酸化絶縁膜における酸素の間の反応、
およびゲート電極の金属とチヤネル形成領域と
の反応は、酸化絶縁膜とその上に形成された窒
化珪素膜との多層構成によつて防ぐことができ
るため、絶縁ゲート型電界効果半導体装置にお
ける性の劣化を防ぐことができる。

(2) 前記効果に加えて、ゲート電極とドレイン領
域との間の寄生容量を減少し、しかもゲート電
極とドレイン領域との間のシヨートを防ぐこと
ができる絶縁ゲート型電界効果半導体装置の作
製方法を提供できる。

(3) 前記効果に加えて、チヤネル形成領域の膜質
や特性に対する信頼性を向上できる絶縁ゲート
型電界効果半導体装置の作製方法を提供でき
る。

【図面の簡単な説明】

第１図は、従来の半導体装置の縦断面図であ
る。第２図は本発明の実施例である絶縁ゲート型
電界効果半導体装置の縦端面図である。第３図は
本発明の第１参考例である絶縁ゲート型電界効果
半導体装置の縦断面図である。第４図は本発明の
実施例である絶縁ゲート型電界効果半導体装置の
縦断面図である。第５図Ａは本発明の第２参考例
である絶縁ゲート型電界効果半導体装置の縦断面
図である。第５図Ｂは本発明の第３参考例である
絶縁ゲート型電界効果半導体装置の縦断面図であ
る。第６図は本発明の第４参考例であるイメージ
センサのブロツク回路図である。 １……基板、２０，２０′……ゲート電極、２
１，２１′……ゲート絶縁膜、２２，２４，２８
……マスク、２３……紫外線、２６……絶縁膜、
２７，２７′……チヤネル形成領域、２９，２
９′……ソース領域、３０……ドレイン領域、４
０，４１，４２，４３……絶縁ゲート型電界効果
半導体装置、２００……ゲート電極形成層、２１
０……ゲート絶縁膜形成層、２２０……マスク形
成層。

Claims (1)

1. 【特許請求の範囲】 １ 絶縁表面を有する基板上に一導電型の半導体
   または導体の材料をパターニングしてゲート電極
   を形成する工程と、 前記ゲート電極用材料を酸化する工程を経て、
   酸化物絶縁膜を前記ゲート電極の上面および側面
   に形成する工程と、 前記酸化物絶縁膜上を窒化珪素膜により覆つて
   多層膜構成のゲート絶縁膜を形成する工程と、 前記基板および絶縁膜で覆われたゲート電極上
   にマスク形成層およびフオトレジスト膜を形成す
   る工程と、 前記ゲート電極をマスクとして裏面から露光す
   ることによつて形成したフオトレジスト膜を用い
   てマスク形成層をパターニングし、ゲート電極の
   上面にのみマスクを形成する工程と、 前記基板上、ゲート絶縁膜の側周辺端部、およ
   び前記マスク上に不純物が添加された半導体層を
   形成する工程と、 上記半導体層のソース領域およびドレイン領域
   となる部分とマスク上の部分を残し、かつ、マス
   ク上の部分に穴を開けるように上記半導体層をパ
   ターニングする工程と、 前記マスクをリフトオフすることによつて、前
   記マスク上の半導体層を除去し、ソース領域およ
   びドレイン領域を形成する工程と、 前記窒化珪素膜、ソース領域およびドレイン領
   域上に密接してチヤネル形成領域を構成する真性
   または実質的に真性の水素が添加された非単結晶
   半導体層を形成する工程と、 からなることを特徴とした絶縁ゲート型電界効果
   半導体装置の作製方法。