JPH0512865B2 - - Google Patents
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- JPH0512865B2 JPH0512865B2 JP57024993A JP2499382A JPH0512865B2 JP H0512865 B2 JPH0512865 B2 JP H0512865B2 JP 57024993 A JP57024993 A JP 57024993A JP 2499382 A JP2499382 A JP 2499382A JP H0512865 B2 JPH0512865 B2 JP H0512865B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
Description
【発明の詳細な説明】
本発明は導電性基板上または絶縁性基板上の導
電層とりなる電極上に、たてチヤネル型の積層型
の絶縁ゲイト型半導体装置（以下単にIGFETと
いう）を設けた半導体装置に関する。
電層とりなる電極上に、たてチヤネル型の積層型
の絶縁ゲイト型半導体装置（以下単にIGFETと
いう）を設けた半導体装置に関する。
本発明はかかるIGFETをN+（ソースまたはド
レイン）−IPI（チヤネル形成領域）−N+（ドレイン
またはソース）またはP+（ソースまたはドレイ
ン）−INI（チヤネル形式領域）−P+（ドレインまた
はソース）接合せしめることにより、オフ状態の
リーク電流をNINまたはPIN接合を有する
IGFETに比べてさらに１／10〜１／103も下げる
ことを特徴としている。
レイン）−IPI（チヤネル形成領域）−N+（ドレイン
またはソース）またはP+（ソースまたはドレイ
ン）−INI（チヤネル形式領域）−P+（ドレインまた
はソース）接合せしめることにより、オフ状態の
リーク電流をNINまたはPIN接合を有する
IGFETに比べてさらに１／10〜１／103も下げる
ことを特徴としている。
本発明は同一基板上にN+IPIN+または
P+INIP+接合を有するバイポーラ型トランジスタ
特にフオトトランジスタを設けることにより、
BI−MIS型の集積構造を非単結晶半導体を用い
て構成せしめることを特徴としている。
P+INIP+接合を有するバイポーラ型トランジスタ
特にフオトトランジスタを設けることにより、
BI−MIS型の集積構造を非単結晶半導体を用い
て構成せしめることを特徴としている。
本発明は、基板電極または絶縁基板上の導電層
の電極上に、アモルフアスまたは５〜100Aのシ
ヨートレンジオーダの結晶性（規則性）を有する
半非単結晶質（セミアモルフアス）またはマイク
ロポリクリスタル構造を有するいわゆる非単結晶
半導体を積層して、PINIPまたはNIPIN構造を
有するIGFET、バイポーラトランジスタおよび
その複合化した半導体装置に関する。
の電極上に、アモルフアスまたは５〜100Aのシ
ヨートレンジオーダの結晶性（規則性）を有する
半非単結晶質（セミアモルフアス）またはマイク
ロポリクリスタル構造を有するいわゆる非単結晶
半導体を積層して、PINIPまたはNIPIN構造を
有するIGFET、バイポーラトランジスタおよび
その複合化した半導体装置に関する。
本発明は透光性基板上に透光性導電膜を第１の
電極として設け、この上面に水素またはハロゲン
元素が再結合中心和剤として添加された前記した
非単結晶半導体を積層し、この半導体を有するト
ランジスタを複合化しバイポーラトランジスタに
より光センサのアレーを、またその周辺部のデコ
ーダ、ドライバ等に対してはIGFETを集積化し
て、トランジスタの増巾作用をも利用して照射光
に対する感度を向上せしめた光変換集積回路に関
する。
電極として設け、この上面に水素またはハロゲン
元素が再結合中心和剤として添加された前記した
非単結晶半導体を積層し、この半導体を有するト
ランジスタを複合化しバイポーラトランジスタに
より光センサのアレーを、またその周辺部のデコ
ーダ、ドライバ等に対してはIGFETを集積化し
て、トランジスタの増巾作用をも利用して照射光
に対する感度を向上せしめた光変換集積回路に関
する。
従来プラズマCVD法または減圧CVD法により
光電変換装置を半導体層を積層して設けんとする
場合、PIN接合を有するダイオード構造の太陽電
池が有名である。これは本発明人によりなされた
ものであり、昭和49年６月20日（特願昭49−
71738）にその詳細が示されている。さらにその
際、光入射光側のＰまたはＮ層での光吸収損失を
少なくするため、炭化珪素等の広いEgとしたヘ
テロ接合の光電変換装置が本発明人により提案さ
れている。（USP4239554対応日本特許 特許願
53−86867、53−86868昭和53年７月17日出願）し
かしこれらはすべてダイオード構造であり、トラ
ンジスタとしては増巾作用を期待することができ
ない。そのため光センサとしての微弱光の検出に
は不適当であり、またマトリツクスアレーを設け
た場合、その周辺部のデコーダ・ドライバーを同
一プロセスにより作ることは不可能であつた。本
発明はかかる欠点を除去するため、ボイポーラト
ランジスタを100〜400℃特に150〜300℃の温度で
作る。
光電変換装置を半導体層を積層して設けんとする
場合、PIN接合を有するダイオード構造の太陽電
池が有名である。これは本発明人によりなされた
ものであり、昭和49年６月20日（特願昭49−
71738）にその詳細が示されている。さらにその
際、光入射光側のＰまたはＮ層での光吸収損失を
少なくするため、炭化珪素等の広いEgとしたヘ
テロ接合の光電変換装置が本発明人により提案さ
れている。（USP4239554対応日本特許 特許願
53−86867、53−86868昭和53年７月17日出願）し
かしこれらはすべてダイオード構造であり、トラ
ンジスタとしては増巾作用を期待することができ
ない。そのため光センサとしての微弱光の検出に
は不適当であり、またマトリツクスアレーを設け
た場合、その周辺部のデコーダ・ドライバーを同
一プロセスにより作ることは不可能であつた。本
発明はかかる欠点を除去するため、ボイポーラト
ランジスタを100〜400℃特に150〜300℃の温度で
作る。
即ちプラズマCVD法により非単結晶珪素、炭
化珪素、ゲルマニユームを主材料として用い、基
板上に積層法により作製した半導体装置に関す
る。
化珪素、ゲルマニユームを主材料として用い、基
板上に積層法により作製した半導体装置に関す
る。
またプラズマCVD法を用いたバイポーラトラ
ンジスタに関しては、本発明人の出願になる特許
（USP4254429対応日本特許 特許願53−83467、
53−83468昭和53年７月８日）が知られている。
この特許はエネルギバンド巾をヘテロ接合にし
て、かつ連続接合を有せしめたPNPまたはNPN
型のトランジスタに関するものである。
ンジスタに関しては、本発明人の出願になる特許
（USP4254429対応日本特許 特許願53−83467、
53−83468昭和53年７月８日）が知られている。
この特許はエネルギバンド巾をヘテロ接合にし
て、かつ連続接合を有せしめたPNPまたはNPN
型のトランジスタに関するものである。
またNPN、PIN接合を有してIGFETを構成せ
しめるには、本発明人の出願になる特許願56−
174120（昭和56年10月29日 半導体装置）が知ら
れている。しかしこれらはそのいずれにおいて
も、バイポーラ型トランジスタとMIS型FETと
を同一基板に設けることを不可能としており
NIPINまたはPINIP接合をそのいずれの型のト
ランジスタにも有せしめることにより初めて可能
になつた点が本発明の特徴である。
しめるには、本発明人の出願になる特許願56−
174120（昭和56年10月29日 半導体装置）が知ら
れている。しかしこれらはそのいずれにおいて
も、バイポーラ型トランジスタとMIS型FETと
を同一基板に設けることを不可能としており
NIPINまたはPINIP接合をそのいずれの型のト
ランジスタにも有せしめることにより初めて可能
になつた点が本発明の特徴である。
以下に図面に従つてその実施例を示す。
実施例 １
第１図は本発明の積層型IGFETのたて断面図
およびそ製造工程を示したものである。
およびそ製造工程を示したものである。
図面において絶縁基板例えばガラスまたはアル
ミナ基板上にNi、Cr、Mo2Si等の金属膜２を基
板内にうめこみ、その表面を基板と概略同一平面
として形成した。さらに透光性導電層３ITO、
SnO2、酸化チタン等により選択的に形成した。
この導電層２は基板上にこの２の形成されない面
にレジスト膜をコーテイングし、このレジスト膜
をマスクとして基板を0.1〜3μの深さにエツチン
グする。さらに金属膜を全面に蒸着、無電界メツ
キ法等により形成した後、レジスト膜を溶去して
リフトオフをさせた。かくして基板表面と導電層
とを概略同一平面にさせた。
ミナ基板上にNi、Cr、Mo2Si等の金属膜２を基
板内にうめこみ、その表面を基板と概略同一平面
として形成した。さらに透光性導電層３ITO、
SnO2、酸化チタン等により選択的に形成した。
この導電層２は基板上にこの２の形成されない面
にレジスト膜をコーテイングし、このレジスト膜
をマスクとして基板を0.1〜3μの深さにエツチン
グする。さらに金属膜を全面に蒸着、無電界メツ
キ法等により形成した後、レジスト膜を溶去して
リフトオフをさせた。かくして基板表面と導電層
とを概略同一平面にさせた。
さらに第１の導電層２，３上にＮまたはＰの第
１の半導体S1４をプラズマ気相法により100〜
1000Aの厚さに形成させた。さらにこのS1４の上
に第２の真性または実質的に真性（不純物を人為
的に添加していない）半導体５（以下単にＩ層と
いう）S2を500〜3000Aの厚さに形成した。
１の半導体S1４をプラズマ気相法により100〜
1000Aの厚さに形成させた。さらにこのS1４の上
に第２の真性または実質的に真性（不純物を人為
的に添加していない）半導体５（以下単にＩ層と
いう）S2を500〜3000Aの厚さに形成した。
さらにS1４とは逆導電型の半導体層（S36）を
100〜2000Aの厚さに形成させた。次にS2５と同
様のＩ層を1000A〜1μの厚さにS4７として形成さ
せた。さらに第１の半導体と一対を構成したソー
スまたはドレイン、またはコレクタまたはエミツ
タとするために、Sl４と同一導電型を有する第５
の半導体８（以下単にS5という）を100〜2000A
の厚さに積層して第１図Ａの如くに設けた。さら
に図面ではこの上面に第２の導電層９を、一層の
SnO2等の透明導電膜またはAl、Ni、Cr等を蒸着
法により積層して形成し、このNi、CrをS5８と
第１の導電層とのオーム接触を助長せしめてもよ
い。
100〜2000Aの厚さに形成させた。次にS2５と同
様のＩ層を1000A〜1μの厚さにS4７として形成さ
せた。さらに第１の半導体と一対を構成したソー
スまたはドレイン、またはコレクタまたはエミツ
タとするために、Sl４と同一導電型を有する第５
の半導体８（以下単にS5という）を100〜2000A
の厚さに積層して第１図Ａの如くに設けた。さら
に図面ではこの上面に第２の導電層９を、一層の
SnO2等の透明導電膜またはAl、Ni、Cr等を蒸着
法により積層して形成し、このNi、CrをS5８と
第１の導電層とのオーム接触を助長せしめてもよ
い。
この半導体は基板上にシランのグロー放電法ま
たはアーク放電法を利用して室温〜400℃の温度
にて設けたもので、非晶質（アモルフアス）また
は５〜100Aの大きさの微結晶性を有する半非晶
質（セミアモルフアス）または50〜500Aの微結
晶（マイクロポリクリスタル）構造のいわゆる非
単結晶の珪素半導体を用いている。特にS1４は
広いEgを有せしめるため、同時にメタン（CH4）
を流入してSixC1-x（０＜ｘ＜ｌ ｘ＝0.2〜0.5）
とした。このSASに関しては、本発明人の発明
になる特許願（特願昭55−026388 S55.3.3出願
セミアモルフアス半導体）にその詳細な実施例が
示されている。
たはアーク放電法を利用して室温〜400℃の温度
にて設けたもので、非晶質（アモルフアス）また
は５〜100Aの大きさの微結晶性を有する半非晶
質（セミアモルフアス）または50〜500Aの微結
晶（マイクロポリクリスタル）構造のいわゆる非
単結晶の珪素半導体を用いている。特にS1４は
広いEgを有せしめるため、同時にメタン（CH4）
を流入してSixC1-x（０＜ｘ＜ｌ ｘ＝0.2〜0.5）
とした。このSASに関しては、本発明人の発明
になる特許願（特願昭55−026388 S55.3.3出願
セミアモルフアス半導体）にその詳細な実施例が
示されている。
またプラズマCVD法にて形成させる際、その
前に積層して半導体中の不純物が流入しないよう
に各半導体層用の反応炉を設け、それぞれの半導
体層を独立に形成せしめる方法を用いた。このた
めの反応炉として、本発明人の出願になる特許願
53−152887 S53.12.10出願）に基いて形成した。
前に積層して半導体中の不純物が流入しないよう
に各半導体層用の反応炉を設け、それぞれの半導
体層を独立に形成せしめる方法を用いた。このた
めの反応炉として、本発明人の出願になる特許願
53−152887 S53.12.10出願）に基いて形成した。
さらに第１図においてスクリーン印刷法または
写真触刻法によるいわゆるリソグラフイー技術に
よりマスクを用いて第２の導電層９を選択的に
除去し、さらにこの導電層マスクとしてS5８、
S4７、S3６、S2５を選択的に除去し、チヤネル
形成領域を有するS2，S3，S4をその上のS5また
は導電層８とを概略同一形状に作製した。この時
Slも合わせて選択エツチをしてもよい。
写真触刻法によるいわゆるリソグラフイー技術に
よりマスクを用いて第２の導電層９を選択的に
除去し、さらにこの導電層マスクとしてS5８、
S4７、S3６、S2５を選択的に除去し、チヤネル
形成領域を有するS2，S3，S4をその上のS5また
は導電層８とを概略同一形状に作製した。この時
Slも合わせて選択エツチをしてもよい。
この第２の導電層９の上に第１図Ａにおいてさ
らに寄生容量を少なくするため、厚い絶縁膜を
LPCVD法（減圧気相法）またはプラズマCVD法
により0.3〜1μの厚さに酸化珪素膜を形成してお
いてもよい。
らに寄生容量を少なくするため、厚い絶縁膜を
LPCVD法（減圧気相法）またはプラズマCVD法
により0.3〜1μの厚さに酸化珪素膜を形成してお
いてもよい。
また第１図Ｂにおいて側面は基板１表面上に垂
直に形成してもよいが、台形状にテーパエツチを
して、さらに積層されるゲイト電極の段差部での
段切を除去することは効果的であつた。
直に形成してもよいが、台形状にテーパエツチを
して、さらに積層されるゲイト電極の段差部での
段切を除去することは効果的であつた。
さらにこの後このS1〜S5の表面全体に絶縁膜
１１を特にS2〜S4の側表面にゲイト絶縁膜１１
として形成した。この絶縁膜は13.56MHz〜2.45G
Hzの周波数の電磁エネルギにより活性化して酸素
または酸素と水素との混合気体雰囲気に100〜500
℃浸して酸化して、200〜2000Aの厚さに形成し
た。
１１を特にS2〜S4の側表面にゲイト絶縁膜１１
として形成した。この絶縁膜は13.56MHz〜2.45G
Hzの周波数の電磁エネルギにより活性化して酸素
または酸素と水素との混合気体雰囲気に100〜500
℃浸して酸化して、200〜2000Aの厚さに形成し
た。
特に基板がガラスであつた場合、その中に含ま
れるナトリユーム等の可動イオンが長時間のうち
にこねゲイト絶縁膜中に拡散していつてしまう可
能性が大きい。このためこの絶縁膜は、窒化珪素
（Si、N4-x ０＜ｘ＜４）または炭化珪素
（SixC0＜ｘ＜１）等を用いることがきわめて重
要である。このため窒化珪素膜を作るには以下の
如くにした。すなわち、シラン（SiH4または
Si2H6）とマイクロ波（2.45GHz 50〜500W出
力）によりイオン化されたアンモニアまたは窒素
を珪化物気体：窒化物気体＝１：20〜１：5000と
して0.1〜0.5トルに保持された反応炉内に導入
し、この反応炉内に200〜500℃代表的には300℃
に反応炉の外側より加熱された基板上に13.56M
Hzの第２の高周波プラズマ（５〜50W出力）を加
えた２段のプラズマCVD法を用いた。
れるナトリユーム等の可動イオンが長時間のうち
にこねゲイト絶縁膜中に拡散していつてしまう可
能性が大きい。このためこの絶縁膜は、窒化珪素
（Si、N4-x ０＜ｘ＜４）または炭化珪素
（SixC0＜ｘ＜１）等を用いることがきわめて重
要である。このため窒化珪素膜を作るには以下の
如くにした。すなわち、シラン（SiH4または
Si2H6）とマイクロ波（2.45GHz 50〜500W出
力）によりイオン化されたアンモニアまたは窒素
を珪化物気体：窒化物気体＝１：20〜１：5000と
して0.1〜0.5トルに保持された反応炉内に導入
し、この反応炉内に200〜500℃代表的には300℃
に反応炉の外側より加熱された基板上に13.56M
Hzの第２の高周波プラズマ（５〜50W出力）を加
えた２段のプラズマCVD法を用いた。
かくすることにより、半導体特にIGFETのチ
ヤネル形成領域を構成するS2５、S3６、S4７の
側周辺上には、この非単結晶半導体が脱水素化等
により劣化することのない低温（200〜400℃）で
ゲイト絶縁膜を200〜1000Aの厚さに形成せしめ
ることができた。窒化物気体をマイクロ波（50〜
300W）により励起することにより十分にイオン
化すると、会合していたシランの内部にも被膜形
成時にこの窒素が含浸されるため、一般にいわれ
るヒステリシス特性等がみられず、さらにナトリ
ユーム等に対してもマスク性を有する好ましい絶
縁被膜であつた。
ヤネル形成領域を構成するS2５、S3６、S4７の
側周辺上には、この非単結晶半導体が脱水素化等
により劣化することのない低温（200〜400℃）で
ゲイト絶縁膜を200〜1000Aの厚さに形成せしめ
ることができた。窒化物気体をマイクロ波（50〜
300W）により励起することにより十分にイオン
化すると、会合していたシランの内部にも被膜形
成時にこの窒素が含浸されるため、一般にいわれ
るヒステリシス特性等がみられず、さらにナトリ
ユーム等に対してもマスク性を有する好ましい絶
縁被膜であつた。
またSixC1-x（０＜ｘ＜１）に関しては、絶縁体
とする際にプラズマCVDを用い、TMS（テトラ
メチルシラン）（Si（CH3）4）による炭化珪素また
はアセチレン（C2H2）による炭素をプラズマ
CVD法（0.1〜1torr基板温度200〜400℃）により
このエネルギバンド巾2.5〜3.5eVを形成させるこ
とができた。
とする際にプラズマCVDを用い、TMS（テトラ
メチルシラン）（Si（CH3）4）による炭化珪素また
はアセチレン（C2H2）による炭素をプラズマ
CVD法（0.1〜1torr基板温度200〜400℃）により
このエネルギバンド巾2.5〜3.5eVを形成させるこ
とができた。
かくの如く基板をガラスとする場合、形成温度
を200〜400℃とした半導体および基板を劣化させ
ないことを考えると、プラズマCVD法により窒
化珪素または炭化珪素はきわめて有効なゲイト絶
縁膜であつた。
を200〜400℃とした半導体および基板を劣化させ
ないことを考えると、プラズマCVD法により窒
化珪素または炭化珪素はきわめて有効なゲイト絶
縁膜であつた。
さらに第１図Ｂに示される如く、ゲイト電極を
構成する金属または半導体層（ＰまたはＮの導電
型の珪素半導体またはSnO2、ITO等の透明導電
膜）を再度積層した。さらに第４のフオトリソグ
ラフイー技術によりこの膜を選択的にエツチン
グして、ゲイト電極１２をゲイト絶縁物１１上に
横方向に積層して設けた。
構成する金属または半導体層（ＰまたはＮの導電
型の珪素半導体またはSnO2、ITO等の透明導電
膜）を再度積層した。さらに第４のフオトリソグ
ラフイー技術によりこの膜を選択的にエツチン
グして、ゲイト電極１２をゲイト絶縁物１１上に
横方向に積層して設けた。
この時同一基板上の他部にはバイポーラ型トラ
ンジスタ２１，２２が同時に積層して形成され
る。これはIGFET２０と同一のNIPIN接合を有
しており、S1４はエミツタ、S3６はベース、S5
８はコレクタとして作用する。Ｉ層６，８は空乏
層領域を構成している。
ンジスタ２１，２２が同時に積層して形成され
る。これはIGFET２０と同一のNIPIN接合を有
しており、S1４はエミツタ、S3６はベース、S5
８はコレクタとして作用する。Ｉ層６，８は空乏
層領域を構成している。
このトランジスタの表面特に接合を有する側面
はゲイト絶縁膜と同じ絶縁膜１１が形成され、寄
生チヤネルの発生を防いでいる。
はゲイト絶縁膜と同じ絶縁膜１１が形成され、寄
生チヤネルの発生を防いでいる。
さらにこの時これらバイポーラ型トランジスタ
２１，２２をおおつたIGFETと同様の金属電極
１２を設ける必要がないためここでは省略してい
る。
２１，２２をおおつたIGFETと同様の金属電極
１２を設ける必要がないためここでは省略してい
る。
かくして同一基板１上にIGFET２０とバイポ
ーラ型トランジスタ２１，２２を設けることがで
きた。
ーラ型トランジスタ２１，２２を設けることがで
きた。
この場合、バイポーラ型トランジスタのベース
の電極リードを省略して、いわゆるオフトトラン
ジスタアレーをここでは構成させている。しかし
設計の必要に応じて作製してもよい。
の電極リードを省略して、いわゆるオフトトラン
ジスタアレーをここでは構成させている。しかし
設計の必要に応じて作製してもよい。
第１図Ｃは第１図Ｂの上にポリイミド、PIQ等
を層間絶縁物１６として塗付コーテイングし、さ
らに第３の導電層を形成させた。すなわち電極穴
１７を第５のマスクにより設け、さらにAl蒸
着により配線１５を第６のマスクにより形成さ
れている。
を層間絶縁物１６として塗付コーテイングし、さ
らに第３の導電層を形成させた。すなわち電極穴
１７を第５のマスクにより設け、さらにAl蒸
着により配線１５を第６のマスクにより形成さ
れている。
第１図Ｃにおいて基板側よりの入射光に対し第
１の導電層２は光遮閉を行ないIGFET２０は単
に感光性を有さないIGFETとして用いている。
またバイポーラフオトトランジスタ２１，２２は
Ｘ軸方向の配線を第１の導電層２，３により、ま
た第２の導電層９によりＹ軸方向の配線を設け、
マトリツクス構成をさせることができた。
１の導電層２は光遮閉を行ないIGFET２０は単
に感光性を有さないIGFETとして用いている。
またバイポーラフオトトランジスタ２１，２２は
Ｘ軸方向の配線を第１の導電層２，３により、ま
た第２の導電層９によりＹ軸方向の配線を設け、
マトリツクス構成をさせることができた。
またはフオトトランジスタ２１，２２間でゴー
ストの発生を防じるに加えて、導電層の抵抗を下
げるため、第１の導電層２，３を重ね合わせてい
る。
ストの発生を防じるに加えて、導電層の抵抗を下
げるため、第１の導電層２，３を重ね合わせてい
る。
さらにこのフオトトランジスタアレーのデコー
ダ、ドライバ、その周辺機構はIGFET２０を同
一基板に複数ケ設けることにより回路設計に従つ
て設けることができた。
ダ、ドライバ、その周辺機構はIGFET２０を同
一基板に複数ケ設けることにより回路設計に従つ
て設けることができた。
以上の説明より明らかな如く、本発明は非単結
晶半導体を用いており、ガラス基板等の安価な基
板上にNIPINまたはPINIP型の半導体を積層し
てIPIまたはINI領域にチヤネル形成領域を有す
るIGFETを設けること、さらに同じ半導体を用
いてフオトトランジスタを同一基板にたて方向に
電流の流れる如くにして設けたことを特徴として
いる。
晶半導体を用いており、ガラス基板等の安価な基
板上にNIPINまたはPINIP型の半導体を積層し
てIPIまたはINI領域にチヤネル形成領域を有す
るIGFETを設けること、さらに同じ半導体を用
いてフオトトランジスタを同一基板にたて方向に
電流の流れる如くにして設けたことを特徴として
いる。
その結果、500×500のフオトトランジスタアレ
ーを周辺回路も同一基板に一体化して単結晶半導
体ではみられない低温プロセスで安価に設けるこ
とができた。
ーを周辺回路も同一基板に一体化して単結晶半導
体ではみられない低温プロセスで安価に設けるこ
とができた。
第１図において透光性基板１の入射光側面に半
導体との境界側を４層膜を形成し、入射光の反射
を少なくした光フイルターを設けてもよい。
導体との境界側を４層膜を形成し、入射光の反射
を少なくした光フイルターを設けてもよい。
実施例 ２
この実施例はNIPINまたはPINIP接合を有す
るたてチヤネルIGFETを高密度化するための配
線との関係を求めたものである。その製造方法は
実施例１と同様である。
るたてチヤネルIGFETを高密度化するための配
線との関係を求めたものである。その製造方法は
実施例１と同様である。
第２図Ａは基板１上の導電層２が横方向にその
配線がなされ、またゲイト１４も同様に横方向に
なされ、他方S5８が図面に垂直方向に配線がな
された場合である。図面においてはIGFET２０，
２０の２つが示されてあるが、マトリツクス化し
て10〜104ケを同一基板に配列せしめてもよい。
配線がなされ、またゲイト１４も同様に横方向に
なされ、他方S5８が図面に垂直方向に配線がな
された場合である。図面においてはIGFET２０，
２０の２つが示されてあるが、マトリツクス化し
て10〜104ケを同一基板に配列せしめてもよい。
図面においてその番号は第１図の実施例に対応
している。
している。
その製造においては、シソグラフイー用マスク
は〜と３種類のみでよい。ゲイトの導電層１
４とS5８の導電層との間に寄生容量の発生を防
止するために実施例１にて示した酸化珪素１９が
S5８の上に0.3〜2μの厚さに積層させている。
は〜と３種類のみでよい。ゲイトの導電層１
４とS5８の導電層との間に寄生容量の発生を防
止するために実施例１にて示した酸化珪素１９が
S5８の上に0.3〜2μの厚さに積層させている。
製造はこの酸化珪素１９をパターニングし、さ
らにこの酸化珪素をマスクとしてその下のS5８、
S4７、S3６、S2５、S1４をエツチングして、す
べての半導体層を概略同一形状に形成させた実施
例を示している。
らにこの酸化珪素をマスクとしてその下のS5８、
S4７、S3６、S2５、S1４をエツチングして、す
べての半導体層を概略同一形状に形成させた実施
例を示している。
実施例 ３
第２図Ｂは本発明の他の実施例を示す。
図面においてIGFET２０，２０′の配線がS1４
に連結した第１の導電層２が横方向、またS5８
にコンタクト１７とにより連結した第２の導電層
配線１５が横方向、またゲイト電極に連結した第
３の導電層１４が図面に垂直にたて方向に設けら
れ、各導電層間を層間絶縁物１１，１６により離
間して配線せしめたものである。
に連結した第１の導電層２が横方向、またS5８
にコンタクト１７とにより連結した第２の導電層
配線１５が横方向、またゲイト電極に連結した第
３の導電層１４が図面に垂直にたて方向に設けら
れ、各導電層間を層間絶縁物１１，１６により離
間して配線せしめたものである。
図面においては基板１上の導電層２をのマス
クによりパターニングし、S1４〜S5８を積層し
てセルフアライン的にのマスクによりエツチン
グした。またゲイト絶縁物１１を形成した後その
上にゲイト電極１４、そのリード１４をにより
形成した。加えて層間絶縁物１６をポリイミド樹
脂、PIQ等により0.5〜2μの厚さに形成した後、
コンタクト穴１７を作り、S5８に連結した電
極・リードを構成する第３の導電層１５をマスク
により作製し、３層配線が５種類のマスクによ
り作製が可能であることを示したものである。
クによりパターニングし、S1４〜S5８を積層し
てセルフアライン的にのマスクによりエツチン
グした。またゲイト絶縁物１１を形成した後その
上にゲイト電極１４、そのリード１４をにより
形成した。加えて層間絶縁物１６をポリイミド樹
脂、PIQ等により0.5〜2μの厚さに形成した後、
コンタクト穴１７を作り、S5８に連結した電
極・リードを構成する第３の導電層１５をマスク
により作製し、３層配線が５種類のマスクによ
り作製が可能であることを示したものである。
実施例 ４
第２図Ｃに本発明の実施例を示す。すなわち基
板１上に第１の導電層２をマスクにより図面で
横方向（Ｘ方向）に延在した形状に示した。また
S5８、ゲイト電極・リード１４は図面で垂直方
向（Ｙ方向）に示されている。
板１上に第１の導電層２をマスクにより図面で
横方向（Ｘ方向）に延在した形状に示した。また
S5８、ゲイト電極・リード１４は図面で垂直方
向（Ｙ方向）に示されている。
これはIGFET２０において第２の導電層９に
よりS2〜S5をマスクにより、チヤネル形成領
域においてまたこのS2５〜S5８をまたぐ如くに
しておおつたゲイト１４を加えて、またS2〜S4
において特に素子間のチヤネルを形成しない領域
においてはS5８上にのみゲイトリードをマスク
により作つたものである。
よりS2〜S5をマスクにより、チヤネル形成領
域においてまたこのS2５〜S5８をまたぐ如くに
しておおつたゲイト１４を加えて、またS2〜S4
において特に素子間のチヤネルを形成しない領域
においてはS5８上にのみゲイトリードをマスク
により作つたものである。
以上の実施例２、３、４に示される如く、本発
明のIGFETはソースまたはドレインを構成する
S1４ドレインまたはソースを構成するS5８およ
びS2〜S4にチヤネル形成領域１３を形成するゲ
イト絶縁物１１上のゲイト電極１４が任意にその
設計上の要素を全く自由に受けいれてＸ方向、Ｙ
方向に配線形成せしめることが可能となつた。こ
れは従来より知られた横方向にチヤネルが形成さ
れるIGFETに比べて、プラズマCVD法を中心と
して半導体層S1、S2、S3、S4、S5を順次積層し
て形成していく構造を有するとともに、Ｓ１，Ｓ
４，Ｓ５は実質的なセルフアライン構造であるた
めに初めて可能になつたもので、その工業的効果
はきわめて大きい。
明のIGFETはソースまたはドレインを構成する
S1４ドレインまたはソースを構成するS5８およ
びS2〜S4にチヤネル形成領域１３を形成するゲ
イト絶縁物１１上のゲイト電極１４が任意にその
設計上の要素を全く自由に受けいれてＸ方向、Ｙ
方向に配線形成せしめることが可能となつた。こ
れは従来より知られた横方向にチヤネルが形成さ
れるIGFETに比べて、プラズマCVD法を中心と
して半導体層S1、S2、S3、S4、S5を順次積層し
て形成していく構造を有するとともに、Ｓ１，Ｓ
４，Ｓ５は実質的なセルフアライン構造であるた
めに初めて可能になつたもので、その工業的効果
はきわめて大きい。
また実施例２〜４において、これらのIGFET
ではなくフオトトランジスタとして同様にマトリ
ツクス配列にすることができることは実施例１で
の組合せにおいて可能であることはいうまでもな
い。
ではなくフオトトランジスタとして同様にマトリ
ツクス配列にすることができることは実施例１で
の組合せにおいて可能であることはいうまでもな
い。
本発明においてバイポーラフオトトランジスタ
を素子または面状のアレー構成とした場合、S2
のＩ層を珪素（1.6〜1.8eV）とすると、その視感
度が人間の目と概略同じであるため、人の視覚と
同じ波長感度を得ることができる。かくしてイメ
ージセンサコンピユータのカード読取りセンサさ
らに警報保証膜等のどろぼうよけセンサ等に用い
てもよい。
を素子または面状のアレー構成とした場合、S2
のＩ層を珪素（1.6〜1.8eV）とすると、その視感
度が人間の目と概略同じであるため、人の視覚と
同じ波長感度を得ることができる。かくしてイメ
ージセンサコンピユータのカード読取りセンサさ
らに警報保証膜等のどろぼうよけセンサ等に用い
てもよい。
また本発明において、このフオトトランジスタ
の周辺部には実施例１〜４に示す如き絶縁ゲイト
型電界効果半導体装置（IGFET）を構成せしめ
たことで、同一基板上にIGFETとバイポーラト
ランジスタとフオトトランジスタとを同一半導体
を用いて作ることができる。そのため大集積化さ
れたアモルフアス半導体を含む非単結晶半導体を
用いた集積回路を構成させることができた。
の周辺部には実施例１〜４に示す如き絶縁ゲイト
型電界効果半導体装置（IGFET）を構成せしめ
たことで、同一基板上にIGFETとバイポーラト
ランジスタとフオトトランジスタとを同一半導体
を用いて作ることができる。そのため大集積化さ
れたアモルフアス半導体を含む非単結晶半導体を
用いた集積回路を構成させることができた。
本発明において半導体装置を積層するにあた
り、各半導体層を形成する工程において、反応炉
より外部にとり出すと、半導体の表面が空気と酸
化し、その際電流を通し得る薄膜の絶縁膜が形成
される。しかしこれらの絶縁膜は特に積極的効果
を有さないことも合せ、これら半導体S1〜S5の
半導体中または界面に絶縁膜を形成することは本
発明の半導体の変形である。
り、各半導体層を形成する工程において、反応炉
より外部にとり出すと、半導体の表面が空気と酸
化し、その際電流を通し得る薄膜の絶縁膜が形成
される。しかしこれらの絶縁膜は特に積極的効果
を有さないことも合せ、これら半導体S1〜S5の
半導体中または界面に絶縁膜を形成することは本
発明の半導体の変形である。
本発明において第１の半導体層に用いる
SixC1-x（０＜ｘ＜１）とした広いEgを有する半
導体は一般的に結晶化度が０〜30％と低く、Ｉ層
はSiを主成分とするため、その結晶化度が20〜50
％と高くなり、本発明の非単結晶半導体を用いた
半導体装置に用いられる半導体層において、一部
がアモルフアス、一部がセミアモルフアス等の混
合がなされてよいことはいうまでもない。
SixC1-x（０＜ｘ＜１）とした広いEgを有する半
導体は一般的に結晶化度が０〜30％と低く、Ｉ層
はSiを主成分とするため、その結晶化度が20〜50
％と高くなり、本発明の非単結晶半導体を用いた
半導体装置に用いられる半導体層において、一部
がアモルフアス、一部がセミアモルフアス等の混
合がなされてよいことはいうまでもない。
第１図は本発明の製造工程を示すとともに、本
発明の半導体装置のたて断面図を示す。第２図は
本発明の他の実施例の半導体装置のたて断面図で
ある。
発明の半導体装置のたて断面図を示す。第２図は
本発明の他の実施例の半導体装置のたて断面図で
ある。
Claims (1)
- 【特許請求の範囲】 １ 絶縁表面を有する透光性基板上に複数の半導
体装置が設けられた集積回路であつて、前記基板
の表面は選択的に凹部が形成され、該凹部には前
記基板表面が概略平面になるように遮光性金属膜
が形成され、前記複数の半導体装置のうち前記遮
光性金属膜のない部分に設けられた半導体装置は
感光性を有し、かつ前記複数の半導体装置のうち
前記遮光性金属膜上に前記半導体装置が感光性を
示さないように設けられているとともに前記遮光
性金属膜は前記複数の半導体装置の配線を構成し
ていることを特徴とする集積回路。 ２ 絶縁表面を有する透光性基板の表面に選択的
にレジスト膜を形成する工程と、該レジスト膜を
マスクとして前記基板をエツチングし凹部を形成
する工程と、遮光性金属膜を全面に形成する工程
と、前記レジスト膜を除去することにより前記凹
部に前記遮光性金属膜を前記基板が概略平面にな
るように形成する工程と、感光性を有せしめない
半導体装置を形成するため前記半導体装置を前記
遮光性金属膜上に形成する工程とを有することを
特徴とする集積回路作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024993A JPS58141573A (ja) | 1982-02-18 | 1982-02-18 | 集積回路及びその作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57024993A JPS58141573A (ja) | 1982-02-18 | 1982-02-18 | 集積回路及びその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58141573A JPS58141573A (ja) | 1983-08-22 |
| JPH0512865B2 true JPH0512865B2 (ja) | 1993-02-19 |
Family
ID=12153498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57024993A Granted JPS58141573A (ja) | 1982-02-18 | 1982-02-18 | 集積回路及びその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58141573A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855797A (en) * | 1987-07-06 | 1989-08-08 | Siemens Corporate Research And Support, Inc. | Modulation doped high electron mobility transistor with n-i-p-i structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133574A (en) * | 1979-04-05 | 1980-10-17 | Nec Corp | Insulated gate field effect transistor |
| JPS567481A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Field effect type transistor |
-
1982
- 1982-02-18 JP JP57024993A patent/JPS58141573A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133574A (en) * | 1979-04-05 | 1980-10-17 | Nec Corp | Insulated gate field effect transistor |
| JPS567481A (en) * | 1979-06-29 | 1981-01-26 | Ibm | Field effect type transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58141573A (ja) | 1983-08-22 |
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