JPS62166562A

JPS62166562A - イメ−ジセンサの製造方法

Info

Publication number: JPS62166562A
Application number: JP61009556A
Authority: JP
Inventors: Tetsuya Ogawa; 哲也小川; Shinichi Soeda; 添田　信一; Susumu Kusakawa; 草川　進
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-01-20
Filing date: 1986-01-20
Publication date: 1987-07-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕ｐｉｎダイオードの感光素子の上部（個別）電極側の低
抵抗層を■エツチングして除去するか、■高抵抗化、ま
たは絶縁体化するか、■最初から省略した（ｐｉ槽構造
セルを用いた）素子間分離工程を提起し、プロセスの簡
易化とデバイスの高集積化をはかる。

〔産業上の利用分野〕

本発明はｐｌｎ　、又はｐｉ槽構造素子を有するイメー
ジセンサの素子分離方法に関する。

アモルファスシリコン（以下ａ−５ｉと略記する）は在
来の単結晶シリコンに比べて低価格で量産性にとむため
、近年、各種デバイスに実用化されるようになってきた
。

とくに、ａ−Ｓｉを用いた受光素子は、太陽電池や、フ
ァクシミリ用イメージセンサ等に利用されている。

イメージセンサはシステムの大規模、高性能化にともな
い、それを構成するダイオードアレイの高密度化が要望
されている。

〔従来の技術〕

第５図（１１〜（４）は従来例によるイメージセンサの
製造工程を説明する断面図である。

第５図（１）において、１は基板でガラス基板を用い、
この上に下部共通電極（透明電極）２としてＳｎＯ□層
のパターンを形成する。

つぎに、プラズマ気（相成長（ＣＶＤ）法によりｐ型ａ
−５ｉ層３、ｉ型（真性）　ａ−Ｓｉ層４、ｎ型ａ−Ｓ
ｉ層５を連続して成長する。

つぎに、フォトレジスト７を全面に塗布し、通常のりソ
グラフィを用いてパターニングし、素子分Ｒ領域のフォ
トレジスト７を除去する。

第５図（２）において、反応ガスとしてＣＦ４＋Ｏ□を
用いたドライエツチングにより、素子分離領域のｎ型ａ
−Ｓｉ層５、ｉ型ａ−Ｓｉ層４、ｐ型ａ−Ｓｉ層３を除
去する。

第５図（３）において、基板全面に上部電極層６として
ＣｒＮを薄着し、その上にフォトレジスト８を塗布し、
パターニングして上部電極パターンを形成する。

つぎに、上記レジストパターンをマスクにしてＣｒ層を
エツチングし、上部電極を形成する。

第５図（４）において、フォトレジスト８を除去する。

以上のように、従来のｐｉｎダイオードを怒光素子とし
て用いたａ−５ｉイメージセンサはｐ型ａ−５ｉ層３、
およびｎ型ａ−３ｉ層５が低抵抗であるため、ａ−３ｉ
を各層ごとにエツチング分離し、その上に電極形成を行
っていた。

その結果、ａ−３ｉと上部電極パターン間で、精密な位
置合わせ工程を必要とし、また位置合わせ余裕を必要と
するため、ダイオードの有効面積が減少してしまうとい
う欠点があった。

この位置合わせ余裕は、ダイオードアレイの高密度化に
おいて、大きな障害となっていた。

〔発明が解決しようとする問題点〕

従来例の素子分離工程では、精密な位置合わせ工程を必
要とし、また位置合わせ余裕によりデバイスの高密度化
が阻害されていた。

〔問題点を解決するための手段〕

上記問題点の解決は、基板＋１１上に、下部共通電極（２）と、一導電型半導
体層（３）と、真性半導体層（４）と、他導電型半導体
層（５）と、上部電極層（６）とを順次積層し、素子分
離領域の該上部電極層（６）と他導電型半導体層（５）
とを除去する工程を含むイメージセンサの製造方法、基
板（１）上に、下部共通電極（２）と、一導電型半導体
層（３）と、真性半導体層（４）と、他導電型半導体層
（５）と、上部電極層（６）とを順次積層し、素子分離
領域の該上部電極層（６）を除去し、露出した該他導電
型半導体層（５）を高抵抗化、または絶縁体化する工程
を含むイメージセンサの製造方法、および基板（１）上
に、下部共通電極（２）と、一導電型半導体層（３）と
、真性半導体層（４）と、上部電極層（６）とを順次積
層し、素子分離領域の該上部電極層（６）を除去する工
程を含むイメージセンサの製造方法により達成される。

〔作用〕

本発明は、上部電極間の表面低抵抗層のみを除去、また
は高抵抗層に変換して、またはこの低抵抗層を省略した
層構造を用いて素子間分離を行うことにより、素子間の
リーク電流を阻止し、ｐｉｎ−ａ−５ｉ層の分離工程を
省略し、上部電極の位置合わせを不要にすることができ
る。

〔実施例〕第１図（１）〜（４）は第１の発明によるイメージセン
サの製造工程を説明する断面図である。

第１図（１）において、１は基板でガラス基板を用い、
この上に下部共通電極２としてＳｎＯ□層のパタ−ンを
形成する。

つぎに、プラズマ気相成長（ＣＶＤ）法により一導電型
半導体層として厚さ２００人のｐ型ａ−３ｉ層３、真性
半導体層として５０００人のｉ型ａ−Ｓｉ層４、他導電
型半導体層として厚さ２００人のｎ型ａ−Ｓｉ層５を連
続して成長する。

つぎに、フォトレジスト７を全面に塗布し、通常のりソ
グラフィを用いてパターニングし、ダイオードアレイ部
のパターンを形成する。

第１図（２）において、上記パターンをマスクにして、
反応ガスとしてｃｐａ＋ｏｚを用いたドライエツチング
により、ｎ型ａ−５ｉ層５、ｉ型ａ−Ｓｉ層４、ｐ型ａ
−５ｉ層３を除去する。

つぎに、フォトレジスト７を除去する。

第１図（３）において、基板全面に上部電極層６として
Ｃｒ層を蒸着し、その上にフォトレジスト８を塗布し、
パターニングして上部電極パターンを形成する。

つぎに、上記レジストパターンをマスクにしてＣＦ４＋
０□を用いたドライエツチングにより、素子分離領域の
ｎ型ａ−５ｉ層５を除去する。

゛　第１図（４）において、フォトレジスト８を除去す
る。

第２図（１）〜（４）は第２の発明の第１の実施例によ
るイメージセンサの製造工程を説明する断面図である。

第２図［１）において、１は基板でガラス基板を用い、
この上に下部共通電極２としてＳｎＯ，層のパターンを
形成する。

つぎに、プラズマ気相成長（ＣＶＤ）法により一導電型
半導体層として厚ざ２００人のｐ型ａ−Ｓｉ層３、真性
半導体層として５０００人のｉ型ａ−Ｓｉ層４、他導電
型半導体層として厚さ２００人のｎ型ａ−Ｓｉ層５を連
続して成長する。

第２図（２）において、上記パターンをマスクにして、
反応ガスとしてＣＦ４＋（ｈを用いたドライエツチング
により、ｎ型ａ−Ｓｉ層５、ｉ型ａ−Ｓｉ層４、ｐ型ａ
−５ｉ層３を除去する。

つぎに、フォトレジスト７を除去する。

第２図（３）において、基板全面に上部電極層６として
Ｃｒ層を蒸着し、その上にフォトレジスト８を塗布し、
パターニングして上部電極パターンを形成する。

つぎに、上記レジストパターンをマスクにして、露出し
た素子分離領域のｎ型ａ−５ｉ層５に硼素イオン（Ｂｏ
）を注入して、この層を補償（中和）高抵抗化し、高抵
抗１ｉ５Ａに変換する。

第２図（４）において、フォトレジスト８を除去する。

第３図（１１〜（４）は第２の発明の第２の実施例によ
るイメージセンサの製造工程を説明する断面図である。

第３図（１）において、１は基板でガラス基板を用い、
この上に下部共通電極２としてＳｎＯ２層のパターンを
形成する。

つぎに、プラズマ気相成長（ＣＶＤ）法により一導電型
半導体層として厚さ２００人のｐ型ａ−３ｉ層３、真性
半導体層として５０００人のｉ型ａ−５ｉ層４、他導電
型半導体層として厚さ２００人のｎ型ａ−５ｉ層５を連
続して成長する。

第３図（２）において、上記パターンをマスクにして、
反応ガスとしてＣＦ、＋０２を用いたドライエツチング
により、ｎ型ａ−Ｓｉ層５、ｉ型ａ−５ｉ層４、ｐ型ａ
−３ｉ層３を除去する。

つぎに、フォトレジスト７を除去する。

第３図（３）において、基板全面に上部電極層６として
Ｃｒ層を蒸着し、その上にフォトレジスト８を塗布し、
パターニングして上部電極パターンを形成する。

つぎに、上記レジストパターンをマスクにして、露出し
た素子分離領域のｎ型ａ−Ｓｉ層５を陽極酸化法により
二酸化シリコン（ＳｉＯｚ）化して絶縁層５Ｂに変換す
る。

第３図（４）において、フォトレジスト８を除去する。

第４図（１）〜（４）は第３の発明によるイメージセン
サの製造工程を説明する断面図である。

第１図（１）において、１は基板でガラス基板を用い、
この上に下部共通電極２としてＳｎＯ□層のパターンを
形成する。　。

つぎに、プラズマ気相成長（ＣＶＤ）法により一導電型
半導体層として厚さ２００人のｐ型ａ−５ｉ層３、真性
半導体層として５０００人のｉ型ａ−５ｉ層４を連続し
て成長する。

つぎに、フォトレジスト７を全面に塗布し、通常のりソ
グラフィを用いてバターニングし、ダイオードアレイ部
のパターンを形成する。

第４図（２）において、上記パターンをマスクにして、
反応ガスとしてＣＦ４＋Ｏ□を用いたドライエ・ノチン
グにより、ｉ型ａ−Ｓｉ層４、ｐ型ａ−５ｉ層３を除去
する。

つぎに、フォトレジスト７を除去する。

第４図（３）において、基板全面に上部電極層６として
Ｃｒ層を薫着し、その上にフォトレジスト８を塗布し、
バターニングして上部電極パターンを形成する。

第４図（４）において、フォトレジスト８を除去する。

以上の各発明では、下部共通電極と、ａ−Ｓｉのバター
ニングにはりソゲラフイエ程を用いたが、両者ともパタ
ーンは大きく、また位置合わせも不要であることから、
ａ−５ｉ層形成時にメタルマスク等を用いて部分的にａ
−５ｉ層を形成することにより、リソグラフィ工程を省
略することもできる。

〔発明の効果〕

以上詳細に説明したように第１、第２の本発明によれば
、ａ−Ｓｉ層の各ダイオードごとの分離（素子間分離）
は、上部電極パターンを用いたセルファラインで空間分
離、絶縁体分離が行え、また第３の発明によるとａ−３
ｉ層の各ダイオードごとの分離は不要となるため、いず
れの発明においても素子間分離のだめの位置合わせが不
要となり、従って位置合わせ余裕も不要となり、デバイ
スの微細化、高集積化に効果がある。

【図面の簡単な説明】

第１図（１）〜（４）は第１の発明によるイメージセン
サの製造工程を説明する断面図、第２図（１）〜（４）は第２の発明の第１の実施例によ
るイメージセンサの製造工程を説明する断面図、第３図
（１）〜（４）は第２の発明の第２の実施例によるイメ
ージセンサの製造工程を説明する断面図、第４図（１）
〜（４）は第３の発明によるイメージセンサの製造工程
を説明する断面図、第５図（１１〜（４）は従来例によるイメージセンサの
製造工程を説明する断面図である。図において、１は基板でガラス基板、゛　２は下部共通電極でＳｎＯ２層、３は一導電型半導体層でｐ型ａ−５ｉ層、４は真性半導
体層でｉ型ａ−５ｉ層、５は他導電型半導体層でｎ型ａ−Ｓｉ層、５Ａは高抵抗
層、５Ｂは絶縁層、６は上部電極層でＣｒ層、７．８はフォトレジスト躬　１１面輩２１刀肩山−目

Claims

【特許請求の範囲】

（１）基板（１）上に、下部共通電極（２）と、一導電
型半導体層（３）と、真性半導体層（４）と、他導電型
半導体層（５）と、上部電極層（６）とを順次積層し、
素子分離領域の該上部電極層（６）と他導電型半導体層
（５）とを除去する工程を含むことを特徴とするイメー
ジセンサの製造方法。
（２）基板（１）上に、下部共通電極（２）と、一導電
型半導体層（３）と、真性半導体層（４）と、他導電型
半導体層（５）と、上部電極層（６）とを順次積層し、
素子分離領域の該上部電極層（６）を除去し、露出した
該他導電型半導体層（５）を高抵抗化、または絶縁体化
する工程を含むことを特徴とするイメージセンサの製造
方法。
（３）基板（１）上に、下部共通電極（２）と、一導電
型半導体層（３）と、真性半導体層（４）と、上部電極
層（６）とを順次積層し、素子分離領域の該上部電極層
（６）を除去する工程を含むことを特徴とするイメージ
センサの製造方法。