JPH07109893B2

JPH07109893B2 - 絶縁ゲート型電界効果半導体装置の作製方法

Info

Publication number: JPH07109893B2
Application number: JP16588693A
Authority: JP
Inventors: 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1993-06-14
Filing date: 1993-06-14
Publication date: 1995-11-22
Anticipated expiration: 2010-11-22
Also published as: JPH06260501A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁表面を有する基板
上に微結晶性を有する非単結晶半導体層を用いた絶縁ゲ
ート型電界効果半導体装置の作製方法に関するものであ
る。本発明は、前記絶縁表面を有する基板上にプラズマ
ＣＶＤ法等の堆積法により前記非単結晶半導体層を堆積
し、この非単結晶半導体層の特性を利用するものであ
る。すなわち、本発明は、従来の絶縁ゲート型電界効果
半導体に比べて、特性の安定性に極めて優れた絶縁ゲー
ト型電界効果半導体装置の作製方法に関するものであ
る。

【０００２】また、本発明は、製造の容易性に極めて優
れた絶縁ゲート型電界効果半導体装置の作製方法に関す
るものである。

【０００３】前記セミアモルファスシリコン半導体に関
しては、本出願人が先に出願した特願昭５５−２６３８
８号( 出願日昭和５５年３月３日、セミアモルファス
シリコン半導体) 、特願昭５４−５８８６３号（出願日
昭和５４年５月１４日、半導体装置作製方法）のそれ
ぞれに詳細に記載されている。すなわち、本発明におい
て使用される好適なセミアモルファスシリコン半導体、
たとえば珪素半導体であって単結晶性を具備しない半導
体は、ガラス基板、多結晶構造のアルミナ等のセラミッ
ク基板のいずれかの絶縁基板の表面上に形成される。こ
の絶縁基板の表面上に形成されたセミアモルファスシリ
コン半導体は、ＡＭ１（１００〔ｍＷ／ｃｍ²〕）の光
エネルギーを与えた場合においても、１×１０^-3〔１／
Ωｃｍ〕ないし８×１０^-2〔１／Ωｃｍ〕の電気−光伝
導度が得られる。

【０００４】また、前記セミアモルファスシリコン半導
体は、実質的に真性の状態において、１×１０^-3〔１／
Ωｃｍ〕ないし１×１０^-5〔１／Ωｃｍ〕の暗伝導度が
得られる。前記セミアモルファスシリコン半導体の光伝
導度および暗伝導度の値は、単結晶シリコン半導体の１
／２ないし１／１０である。すなわち、前記セミアモル
ファスシリコン半導体は、光伝導度および暗伝導度にお
いて、極めて優れた特性を有する。このセミアモルファ
スシリコン半導体の優れた特性は、本出願人が実験的に
見出したものである。セミアモルファスシリコン半導体
の優れた特性に関する詳細については、下記文献に一部
が発表されている。（１）Ａppl.Ｐhys.Ｌett. ３８( ３) 、１９８１、p
p. １４２〜１４４。（２）１９８１年春季応用物理学会講演会１a Ｓ
５、「微結晶を含むａ−Ｓｉの構造観察と光学的・電気
的特性」、第４２２頁。（３）１９８１年秋季第４２回応用物理学会学術
講演会７a −Ａ−１、７a −Ａ−２、第４０３頁。

【０００５】

【従来の技術】図１は従来例におけるアモルファスシリ
コン半導体を用いた絶縁ゲート型電界効果半導体装置の
縦断面図である。図１において、絶縁基板１上には、前
記絶縁ゲート型電界効果半導体装置のゲート電極３およ
び１３が形成されている。このゲート電極３、１３のそ
れぞれは、耐熱性材料、たとえばモリブデンにより形成
される。前記ゲート電極３、１３のそれぞれの表面上に
形成されたゲート絶縁膜１１は、単層膜として構成され
る。このゲート絶縁膜１１は、ＣＶＤ法によって酸化珪
素膜が形成される。この酸化珪素膜は、０. １〔μｍ〕
ないし０. ５〔μｍ〕の厚さで形成される。

【０００６】前記ゲート絶縁膜１１の表面上には、アモ
ルファスシリコン半導体５、１０のそれぞれが形成され
る。アモルファスシリコン半導体５は、Ｎチャネル型絶
縁ゲート型電界効果半導体装置１２のゲート電極３上に
のみ形成される。アモルファスシリコン半導体１０は、
Ｐチャネル型絶縁ゲート型電界効果半導体装置２のゲー
ト電極１３上にのみ形成される。いずれのアモルファス
シリコン半導体５、１０も選択的フォトエッチング法に
より形成される。前記Ｎチャネル型絶縁ゲート型電界効
果半導体装置１２は、Ｎ型の半導体層６、７のそれぞれ
が選択的フォトエッチングで形成される。このＮ型の半
導体層６、７のそれぞれは、ソース領域６、ドレイン領
域７のそれぞれとして使用される。

【０００７】前記Ｐチャネル型絶縁ゲート型電界効果半
導体装置２は、真空蒸着法で形成されたアルミニューム
膜８、９のそれぞれが選択的フォトエッチングで形成さ
れる。このアルミニューム膜８、９のそれぞれは、ソー
ス領域９、ドレイン領域８のそれぞれとして使用され
る。前記図１においては、Ｐチャネル型絶縁ゲート型電
界効果半導体装置２およびＮチャネル型絶縁ゲート型電
界効果半導体装置１２で形成されるＣＭＯＳＦＥＴ（相
補型ＭＯＳＦＥＴ）が構成される。

【０００８】

【発明が解決しようとする課題】前述のＮチャネル型絶
縁ゲート型電界効果半導体装置１２（Ｐチャネル型絶縁
ゲート型電界効果半導体装置２も同様）においては、以
下の点が配慮されていない。（１）前記Ｎチャネル型絶縁ゲート型電界効果半導体装
置１２は、ゲート絶縁膜１１が一層の酸化珪素膜で形成
されている。しかも、このゲート絶縁膜１１は、ＣＶＤ
法で形成されるので、高密度な膜質を得ることが難し
く、かつ珪素−酸素の反応性に欠ける部分が発生する。
このため、ゲート絶縁膜１１は、ピンホールが発生しや
すく、ゲート電極３とアモルファスシリコン半導体５と
の間に前記ピンホールに基づくショートやリークが発生
する。このショートやリークの発生を防止するには、ゲ
ート絶縁膜１１の膜厚を０. ３〔μｍ〕以上に厚くしな
ければならない。

【０００９】また、前記ゲート絶縁膜１１としての酸化
珪素膜とアモルファスシリコン半導体５との間の界面部
分は、それぞれの膜中に存在する水素が触媒となり、簡
単に化学反応が進行する。このため、前記ゲート絶縁膜
１１、アモルファスシリコン半導体５のそれぞれの膜質
は、信頼性が低下し、併せて特性の劣化が発生してい
た。ショートやリークを防止するために、ゲート絶縁膜
１１を厚くしなければならないという理由から、前記Ｎ
チャネル型絶縁ゲート型電界効果半導体装置１２は、ゲ
ート電圧に２０〔Ｖ〕ないし６０〔Ｖ〕の大きな駆動電
圧を印加する必要がある。すなわち、Ｎチャネル型絶縁
ゲート型電界効果半導体装置１２は、所謂１. ５〔Ｖ〕
ないし５〔Ｖ〕の低電圧に基づく駆動を実現することが
難しい。

【００１０】（２）また、前記Ｎチャネル型絶縁ゲート
型電界効果半導体装置１２は、ゲート電極１５のゲート
長方向の両端、アモルファスシリコン半導体５の両端、
ソース領域６の一端、ドレイン領域７の一端のそれぞれ
を精密に位置合せできない。すなわち、製造上のマスク
合せずれに加えて、絶縁基板（ガラス基板）１の反りや
縮み、および絶縁基板１上の凹凸がある状態で位置合せ
が行われるので、１〔μｍ〕以内の高精度において、位
置合せを行うことは全く不可能に近い。したがって、Ｎ
チャネル型絶縁ゲート型電界効果半導体装置１２は、製
造上、２０〔μｍ〕ないし３０〔μｍ〕ものトレランス
（余裕度）が必要とされる。このため、Ｎチャネル型絶
縁ゲート型電界効果半導体装置１２は、ゲート電極１
５、高電圧を印加するドレイン領域７のそれぞれの重複
度が増加し、この増加に伴い、ドレイン領域７に付加さ
れる寄生容量が増加する。この寄生容量の増加により、
ドレイン電圧は、５０〔Ｖ〕ないし７０〔Ｖ〕まで高く
しなくてはならない。また、前記寄生容量は、製造上、
ばらつきも大きい。したがって、前記Ｎチャネル型絶縁
ゲート型電界効果半導体装置１２は、実用上の使用が不
可能であった。

【００１１】（３）また、前記Ｎチャネル型絶縁ゲート
型電界効果半導体装置１２は、構造敏感性を有するチャ
ネル形成領域、すなわち、アモルファスシリコン半導体
５の表面に密着し、ソース領域６、ドレイン領域７のそ
れぞれが形成される。このソース領域６、ドレイン領域
７のそれぞれは、Ｎ型の導電型の不純物が０. ５〔％〕
ないし２〔％〕の範囲で多量にドープされた半導体層
６、７のそれぞれで形成される。半導体層６、７のそれ
ぞれは、アモルファスシリコン半導体５の表面上におい
て、完全にエッチング除去しない限り、ソース領域６と
ドレイン領域７との間にショートが発生する。しかしな
がら、下側のアモルファスシリコン半導体５、上側の半
導体層（ソース領域）６および（ドレイン領域）７のそ
れぞれは、同一主成分であるので、エッチングの選択比
の確保が難しく、ソース領域６とドレイン領域７との間
にショートが発生しやすい。

【００１２】（４）さらに、前記アモルファスシリコン
半導体５の表面は、後の工程においてソース領域６およ
びドレイン領域７が形成され、かつＮチャネル型絶縁ゲ
ート型電界効果半導体装置１２が完成した後において
も、図１に示すように、空気中に露呈する。アモルファ
スシリコン半導体５は、構造敏感性を有し、特にアモル
ファスシリコン系においては微結晶性を有する。このた
め、Ｎチャネル型絶縁ゲート型電界効果半導体装置１２
は、アモルファスシリコン半導体５の膜質や特性に対す
る低い信頼性と、ばらつきの大きい製造上の問題とによ
って、工業的に実用化することができなかった。

【００１３】以上、これらの理由から、図１に示す構造
の絶縁ゲート型電界効果半導体装置は、工業的に実際に
使用することが不適当であった。本発明は、以上のよう
な課題を解決するためになされたもので、ゲート電極と
チャネル形成領域との間のピンホールによるリークを防
ぎ、しかもチャネル形成領域と珪素との間の反応に基づ
く、ゲート絶縁膜の膜質もしくは特性の劣化を防ぐこと
ができる、絶縁ゲート型電界効果半導体装置の作製方法
を提供することを目的とする。

【００１４】また、本発明は、前記目的に加えて、ゲー
ト電極とドレイン領域との間の寄生容量を減少し、しか
もゲート電極とドレイン領域との間のショートを防ぐこ
とができる、絶縁ゲート型電界効果半導体装置の作製方
法を提供することを目的とする。さらに、本発明は、前
記目的に加えて、チャネル形成領域の膜質や特性に対す
る信頼性を向上できる、絶縁ゲート型電界効果半導体装
置の作製方法を提供することを目的とする。

【００１５】

【００１６】

【課題を解決するための手段】本発明の絶縁ゲート型電
界効果半導体装置の作成方法は、絶縁表面を有する基板
（１）上に一導電型の半導体または導体の材料をパター
ニングしてゲート電極（２０）を形成する工程と、当該
ゲート電極用材料をプラズマ酸化法により酸化する工程
を経て、酸化物絶縁膜を前記ゲート電極（２０）の上面
および側面に形成する工程と、前記酸化物絶縁膜上を窒
化珪素膜により覆って多層膜構成のゲート絶縁膜（２
１）で前記ゲート電極（２０）を覆うように形成する工
程と、前記窒化珪素膜上に密接してチャネル形成領域
（２７）を構成すると共に、真性または実質的に真性の
水素が添加された微結晶性を有する非単結晶半導体層を
形成する工程とから構成される。

【００１７】

【作用】本発明は、前述した絶縁ゲート型電界効果
半導体装置の作製方法において、以下の作用が得られ
る。（１）ゲート絶縁膜は、ゲート電極自体の表面をプラズ
マ酸化法により酸化しているため、堆積による絶縁酸化
膜の形成と比較して、膜厚が薄く形成できるにもかかわ
らず、ゲート電極の表面に緻密な膜質の酸化物絶縁膜が
形成される。このため、ゲート絶縁膜は、ゲート電極と
チャネル形成領域との間に発生するピンホールを減少
し、ゲート電極とチャネル形成領域との間のリークを防
ぐことができる。

【００１８】（２）前記ゲート電極とチャネル形成領域
としての微結晶性を有する非単結晶半導体との間に、ゲ
ート電極自体をプラズマ酸化法により酸化して形成した
酸化物絶縁膜と窒化珪素膜とからなる多層構成のゲート
絶縁膜が形成されているので、ゲート絶縁膜とチャネル
形成領域との間で起こる化学的な反応を防ぐことができ
る。

【００１９】（３）前記作用（１）および作用（２）に
より、ゲート絶縁膜の膜質や特性を向上できるので、絶
縁ゲート型電界効果半導体装置の低電圧駆動が実現でき
る。たとえば、絶縁ゲート型電界効果半導体装置は、
１. ５〔Ｖ〕ないし５〔Ｖ〕の範囲の低いゲート電圧に
おいて駆動された。

【００２０】（４）前記ゲート電極として、耐熱性を有
するＰ型またはＮ型不純物が多量に添加された多結晶シ
リコン半導体（ＰＣＳ）を使用する場合、前記ゲート電
極の上面および側面にプラズマ酸化法によって酸化され
た酸化珪素膜が形成されている。そして、この酸化珪素
膜の表面上に、窒化珪素膜が形成され、この酸化珪素膜
および窒化珪素膜からなるゲート絶縁膜は、ピンホール
のない緻密な構造になる。

【００２１】（１）前記絶縁ゲート型電界効果半導体装
置をチャネル長方向に複数個配列し、この配列において
隣接する配列前段の絶縁ゲート型電界効果半導体装置の
一方のソース領域またはドレイン領域を配列後段の絶縁
ゲート型電界効果半導体装置の他方のドレイン領域また
はソース領域と共有することにより、前記ソース領域ま
たはドレイン領域に相当する占有面積を減少できるの
で、集積密度を向上できる。

【００２２】（２）前記作用（１）により、配列におい
て隣接する配列前段の絶縁ゲート型電界効果半導体装置
の一方のソース領域またはドレイン領域と配列後段の絶
縁ゲート型電界効果半導体装置の他方のドレイン領域ま
たはソース領域との間のアイソレーション領域を廃止で
きるので、より集積密度を向上できる。

【００２３】（３）前記作用（２）により、前記絶縁ゲ
ート型電界効果半導体装置をマトリックス構造に配列し
ても、高い集積密度が得られる。（４）前記作用（２）または作用（３）により、前記絶
縁基板に透光性の石英ガラス基板を使用することによ
り、イメージセンサを構成できる。このイメージセンサ
は、１個の絶縁ゲート型電界効果半導体装置で１セルを
構成できる。

【００２４】（５）前記作用（２）または作用（３）に
より、前記絶縁基板に遮光性のアルミナセラミック基板
を使用することにより、平面パネル液晶ディスプレーを
構成できる。この平面パネル液晶ディスプレーは、アル
ミナセラミック基板の表面上に１個の絶縁ゲート型電界
効果半導体装置およびそれに連結された１個のキャパシ
タ（１トランジスタ・１キャパシタ構造）で１セル（１
ピクセル）を構成できる。前記キャパシタの電極間には
液晶が配置される。

【００２５】（６）前記作用（２）または作用（３）に
より、１個の絶縁ゲート型電界効果半導体装置を１セル
（１メモリセル）とし、このセルをマトリックス構造に
複数個配列した不揮発性メモリを構成できる。

【００２６】

【実施例】以下、本発明の実施例について説明す
る。（第１実施例）図２は本発明の第１実施例である絶縁ゲ
ート型電界効果半導体装置の縦端面図である。図３は本
発明の第２実施例である絶縁ゲート型電界効果半導体装
置の縦断面図である。図４は本発明の第３実施例である
絶縁ゲート型電界効果半導体装置の縦断面図である。図
５（Ａ）は本発明の第４実施例である絶縁ゲート型電界
効果半導体装置の縦断面図である。図５（Ｂ）は本発明
の第５実施例である絶縁ゲート型電界効果半導体装置の
縦断面図である。図６は本発明の第４実施例であるイメ
ージセンサのブロック回路図である。図２において、基
板の準備工程から絶縁ゲート型電界効果半導体装置が完
成する工程までの全製作工程のうち、基板の準備工程か
らゲート絶縁膜を形成する工程までの前段の製作方法に
ついて説明する。

【００２７】まず、図２（Ａ）に示すように、絶縁表面
を有する基板１が準備される。そして、図２（Ａ）に示
すように、前記基板１の絶縁表面上には、ゲート電極２
０、ゲート絶縁膜２１、マスク形成層（保護層）２２０
のそれぞれが順次形成される。前記基板１には、絶縁性
を有し、かつ透光性を有する石英ガラス基板が使用され
る。また、基板１には、絶縁性を有するセラミック基板
が使用される。前記ゲート電極２０は、プラズマ気相法
によって形成される。すなわち、ゲート電極２０は、基
板１の絶縁表面（被形成面）上にプラズマ気相法により
堆積された非単結晶半導体で形成される。

【００２８】前記プラズマ気相法には、反応性気体とし
てシラン（モノシラン若しくはポリシラン）またはフッ
化珪素が使用される。前記反応性気体を希釈するキャリ
アガスとしては、ヘリュームまたは水素が使用される。
プラズマ気相法は、まず、反応性気体をキャリアガスで
希釈し、この反応性気体およびキャリアガスを反応炉内
に導き、この反応炉内で反応性気体およびキャリアガス
をプラズマ化し、反応性気体を分解しかつ反応させるこ
とにより、基板１の絶縁表面上に非単結晶半導体が形成
される。

【００２９】前記プラズマ気相法は、０. ０１〔torr〕
ないし１０〔torr〕、たとえば０.３〔torr〕に反応炉
内の圧力が設定される。反応炉内に配置された基板１
は、１００〔℃〕ないし４００〔℃〕、たとえば３００
〔℃〕に加熱される。前記反応性気体およびキャリアガ
スのプラズマ化は、直流または５００〔ＫＨｚ〕ないし
５０〔ＭＨｚ〕たとえば１３. ５〔ＭＨｚ〕の高周波に
よるアーク放電またはグロー放電で行われる。さらに、
前記プラズマ化は、前記直流または高周波に、１〔ＧＨ
ｚ〕ないし１０〔ＧＨｚ〕、たとえば２. ４５〔ＧＨ
ｚ〕のマイクロ波の電磁エネルギーを５〔Ｗ〕ないし２
００〔Ｗ〕の出力として加えたアーク放電またはグロー
放電で行ってもよい。

【００３０】このような条件下におけるプラズマ気相法
によって、基板１の絶縁表面上に微結晶性を有する真性
または実質的に真性の非単結晶半導体が形成される。こ
の非単結晶半導体は、たとえば０. １〔μｍ〕ないし１
〔μｍ〕の厚さで形成される。図４（Ｃ）に示す完成図
から明らかなように、ソース領域２９−ドレイン領域３
０間を流れる電流は、基板１の絶縁表面と平行な方向に
流れる。したがって、本実施例においては、非単結晶半
導体の生成に際し、グロー放電またはアーク放電の電極
の表面に対して基板１の絶縁表面を平行に配置し、横方
向の電気伝導度を大きく設定する。

【００３１】本実施例で使用した同一のプラズマＣＶＤ
装置の反応炉において、前記非単結晶半導体は、生成温
度の依存性もあるが、たとえば、５〔Ｗ〕ないし２０
〔Ｗ〕のマイクロ波出力の場合、アモルファスシリコン
半導体として形成される。また、非単結晶半導体は、２
０〔Ｗ〕ないし５０〔Ｗ〕のマイクロ波出力の場合、中
間領域である微結晶性を有するアモルファスシリコン半
導体、すなわち、セミアモルファスシリコン半導体とし
て形成される。また、非単結晶半導体は、８０〔Ｗ〕な
いし２００〔Ｗ〕のマイクロ波出力の場合、多結晶シリ
コン半導体として形成される。

【００３２】さらに、非単結晶半導体は、４００〔℃〕
以上の生成温度で、しかも５０〔Ｗ〕以上のマイクロ波
出力の場合、多結晶シリコン半導体として形成される。
前記アモルファスシリコン半導体は、ショートレンジオ
ーダのオーダリング（何らかの規則性）を有している
が、結晶性を備えていない。また、微結晶性を有するア
モルファスシリコン半導体、すなわちセミアモルファス
シリコン半導体は、５〔Å〕ないし１００〔Å〕のショ
ートレンジオーダの大きさの格子歪を有する微結晶性を
備える。これらのアモルファスシリコン半導体、セミア
モルファスシリコン半導体のそれぞれは、珪素の不対結
合手を中和させる水素やフッ素の如きハロゲン元素によ
る再結合中心中和剤が０. ０１〔モル％〕ないし５〔モ
ル％〕添加されている。

【００３３】また、前記セミアモルファスシリコン半導
体においては、前記中和剤で相殺できていない不対結合
手を中和するために、リチューム、ナトリュームまたは
カリュームの如きアルカリ金属を１０¹⁴〔ｃｍ^-3〕ない
し１０¹⁸〔ｃｍ^-3〕の濃度で添加し、耐放射線性周波数
特性の改良を行ってもよい。前記セミアモルファスシリ
コン半導体においては、１×１０^-6〔１／Ωｃｍ〕ない
し３×１０^-3〔１／Ωｃｍ〕の暗伝導度が、ＡＭ１の条
件下にて１×１０^-3〔１／Ωｃｍ〕ないし８×１０
^-2〔１／Ωｃｍ〕の光伝導度が、それぞれ、実験的に得
られた。

【００３４】また、アモルファスシリコン半導体は、１
０^-10〔１／Ωｃｍ〕ないし１０^-6〔１／Ωｃｍ〕の暗
伝導度が、１０^-6〔１／Ωｃｍ〕ないし３×１０^-4〔１
／Ωｃｍ〕の光伝導度が、それぞれ、実験的に得られ
た。これらのアモルファスシリコン半導体、セミアモル
ファスシリコン半導体のそれぞれは、実用上、用途に応
じて使い分けられる。前記ゲート電極２０として、非単
結晶半導体をＰ型またはＮ型の導電型の半導体層に形成
する場合は、前記プラズマ気相法において、反応性気体
に３価の不純物または５価の不純物が加えられる。３価
の不純物としては、たとえばジボラン（Ｂ₂Ｈ₆）が使
用される。ジボランは、反応性気体であるシランに対し
て０. ２〔％〕ないし２〔％〕の割合で添加される。ま
た、５価の不純物としては、たとえばフォスフィン（Ｐ
Ｈ₃）が使用される。

【００３５】フォスフィンは、シランに対して０. ２
〔％〕ないし２〔％〕の割合で添加される。前記Ｐ型ま
たはＮ型の導電型の半導体層は、特に、アモルファスシ
リコン半導体として形成されるのではなく、セミアモル
ファスシリコン半導体または多結晶シリコン半導体とし
て形成される。これらのセミアモルファスシリコン半導
体、多結晶シリコン半導体のそれぞれは、０. １ないし
１００〔１／Ωｃｍ〕の電気伝導度、しかも０. ０２
〔ｅＶ〕の活性化エネルギーが得られ、添加された不純
物のすべてをアクセプタまたはドナーにすることができ
る。

【００３６】なお、前記非単結晶半導体は、減圧気相法
を使用し形成してもよい。結果的に、本実施例のゲート
電極２０は、Ｐ+ 型またはＮ+ 型の導電型の半導体層、
すなわち、セミアモルファスシリコン半導体、多結晶シ
リコン半導体のいずれかで形成される。ゲート電極２０
の膜厚は、０. １〔μｍ〕ないし０. ５〔μｍ〕の範囲
で形成される。ゲート電極２０のゲート長寸法は、１
〔μｍ〕ないし３０〔μｍ〕、代表的には５〔μｍ〕な
いし１０〔μｍ〕で形成される。このゲート電極２０の
パターニングは、フォトリソグラフィ技術で形成された
マスクを使用し、エッチング法で行われる。

【００３７】また、前記ゲート電極２０は、モリブデ
ン、タングステン等の耐熱性金属導体、もしくはモリブ
デンシリサイド、タングステンシリサイド等の耐熱性金
属珪化物導体で形成してもよい。前記ゲート絶縁膜２１
は、ゲート電極２０の上面および側面に形成されたゲー
ト電極材料の酸化膜、およびこの酸化膜の表面上に形成
された窒化膜の多層膜から構成される。前記ゲート絶縁
膜２１の酸化膜は、熱酸化法またはプラズマ酸化法によ
り形成される。すなわち、本実施例において、ゲート電
極２０がセミアモルファスシリコン半導体、多結晶シリ
コン半導体のいずれかで形成されるので、酸化膜は、酸
化珪素膜で形成される。この酸化珪素膜は、たとえば１
０〔ｎｍ〕ないし１００〔ｎｍ〕の膜厚で形成される。

【００３８】前記窒化珪素膜は、たとえば２００〔℃〕
ないし１１００〔℃〕に加熱された状態において、マイ
クロ波で励起されたアンモニア中で形成される。窒化珪
素膜は、たとえば２〔ｎｍ〕ないし５〔ｎｍ〕の膜厚で
形成される。また、前記窒化珪素膜は、減圧気相法を使
用し、たとえば１０〔ｎｍ〕ないし１５０〔ｎｍ〕の膜
厚で形成してもよい。このように、ゲート絶縁膜２１
は、ゲート電極２０の表面を酸化した酸化珪素膜、およ
びこの酸化珪素膜の表面上に形成された窒化珪素膜から
なる多層構造で形成される。ゲート絶縁膜２１の酸化珪
素膜、窒化珪素膜のそれぞれは、ゲート電極２０の上面
および側面に選択的に形成される。この結果、ゲート絶
縁膜２１には、酸化珪素膜自体にピンホールの発生が少
ない。特に、酸化珪素膜、窒化珪素膜のそれぞれの同一
個所にピンホールが発生する確立は極めて少ない。

【００３９】すなわち、本実施例のゲート絶縁膜２１
は、総合的に、気相法で形成された単層構造のゲート絶
縁膜に比べてピンホールの発生が減少する。前記ゲート
絶縁膜２１を従来のような単層構造の窒化珪素膜で形成
し、しかも、この窒化珪素膜を減圧気相法で形成した場
合においては、ゲート電極２０のコーナ部のカバレッジ
が悪いので、この部分にピンホールが発生しやすく、リ
ークの原因になる。この点においても、本実施例のゲー
ト絶縁膜２１は、ゲート電極２０の表面に酸化法により
ピンホールの極めて少ない酸化珪素膜が予め形成されて
いるので、ゲート電極２０と後に形成されるチャネル形
成領域２７（図４（Ｂ）参照）との間のリークを防ぐこ
とができる。

【００４０】また、前記ゲート絶縁膜２１を構成する窒
化珪素膜は、水素を通さない特性を有する。すなわち、
ゲート絶縁膜２１の下層の酸化珪素膜、ゲート絶縁膜２
１の表面上に形成されるチャネル形成領域２７のそれぞ
れの間は、ゲート絶縁膜２１を構成する窒化珪素膜によ
り水素の通過が遮断される。前記ゲート絶縁膜２１を構
成する酸化珪素膜にピンホールが存在しない場合であっ
ても、酸化珪素膜の構成要素である酸素は、チャネル形
成領域２７を構成する水素を含んだ珪素に直接接触すれ
ば、互いに反応し、酸化珪素膜の膜質や特性の劣化の原
因になる。

【００４１】すなわち、ゲート絶縁膜２１の内の一層を
構成する窒化珪素膜は、水素や酸素のブロッキングを行
なうので、ゲート絶縁膜２１の内の他の層を構成する酸
化珪素膜の膜質の劣化を防ぐことができる。前記ゲート
絶縁膜２１の表面上に形成されたマスク形成層２２０
は、減圧気相法で堆積した酸化珪素膜または回転塗布法
で塗布した耐熱性ポリイミド樹脂（ＰＩＱ）膜で形成さ
れる。マスク形成層２２０としての酸化珪素膜または耐
熱性ポリイミド樹脂膜は、０. ５〔μｍ〕ないし３〔μ
ｍ〕、代表的には０. １〔μｍ〕ないし１. ５〔μｍ〕
の膜厚で形成する。

【００４２】次に、図２（Ｂ）に示すように、前記マス
ク形成層２２０の表面上の全面には、図示されていない
フォトレジスト膜が塗付される。そして、このフォトレ
ジスト膜は、パターニングされ、フォトレジスト膜から
マスク２４が形成される。前記フォトレジスト膜として
は負（ネガティブタイプ）のフォトレジスト膜が使用さ
れる。このフォトレジスト膜は、基板１の下方向から紫
外線２３が照射され、ゲート電極２０をマスク２４とし
て露光される。すなわち、フォトレジスト膜は、露光
後、現像処理およびリンス処理が施されると、ゲート電
極２０の上面にのみマスク２４として残され、それ以外
の領域が除去される。しかも、前記マスク２４は、ゲー
ト電極２０に対してセルフアライメントで形成される。

【００４３】次に、図２（Ｃ）に示すように、マスク２
４によって、マスク形成層２２０は、パターニングさ
れ、このマスク形成層２２０からマスク２２が形成され
る。その後、前記マスク２４は、除去される。前記マス
ク形成層２２０として酸化珪素膜が使用される場合、パ
ターニングは、フッ酸系のエッチング液を使用した溶去
により行われる。また、マスク形成層２２０として耐熱
性ポリイミド樹脂膜が使用される場合、パターニング
は、ヒドラジン系のエッチング液を使用した溶去により
行われる。前記マスク２２は、そのパターニングを行う
マスク２４がゲート電極２０に対してセルフアライメン
トで形成されるので、結果的にゲート電極２０に対して
セルフアライメントで形成される。

【００４４】同図２（Ｃ）に示すように、本実施例によ
れば、基板１の絶縁表面上に形成されたゲート電極２０
の上面２５および側面がゲート絶縁膜２１で囲まれる構
造になる。また、前記ゲート電極２０の上面２５にこの
ゲート電極２０の両端に略一致させた同一形状のマスク
２２を形成した構造になる。

【００４５】（第２実施例）次に、本発明の第２実施例
について、図３の縦断面図を使用して説明する。本実施
例は、前記第１実施例の製作方法と同様に、１枚のマス
ク２４を使用し、ゲート電極２０およびマスク２２を形
成する方法であるが、前記マスク２４が基板１の上方向
から露光される方法である。まず、図３（Ａ）に示すよ
うに、基板１を準備し、この基板１の絶縁表面上にゲー
ト電極形成層２００、ゲート絶縁膜形成層２１０、マス
ク形成層２２０のそれぞれを順次形成する。

【００４６】次に、同図３（Ａ）に示すように、マスク
形成層２２０の表面上にマスク２４が選択的に形成され
る。前記基板１には、前述と同様に、石英ガラス基板ま
たはセラミック基板が使用される。前記ゲート電極形成
層２００は、前述と同様に、非単結晶半導体、たとえば
Ｐ型またはＮ型の導電型の半導体層が使用される。ま
た、ゲート電極形成層２００は、耐熱性金属導体もしく
は耐熱性金属珪化物導体が使用される。前記ゲート絶縁
膜形成層２１０は、前述と同様に、ゲート電極形成層２
００の表面を酸化法により形成した酸化珪素膜（または
金属酸化膜）、およびこの酸化珪素膜の表面上に形成さ
れた窒化珪素膜からなる多層膜構造である。

【００４７】前記マスク形成層２２０には、前述と同様
に、酸化珪素膜または耐熱性ポリイミド樹脂膜が使用さ
れる。前記マスク２４は、マスク形成層２２０の表面上
の全面に回転塗布法で塗布されたフォトレジスト膜に、
露光処理、現像処理、リンス処理のそれぞれを順次行
い、ゲート電極２０の大きさにパターニングされて形成
される。前記フォトレジスト膜は、基本的に負、正（ア
クティブタイプ）のいずれのものを使用してもよい。フ
ォトレジスト膜の露光は、基板１の上方向から紫外線を
照射する。

【００４８】次に、図３（Ｂ）に示すように、マスク２
４を使用し、マスク形成層２２０、ゲート絶縁膜形成層
２１０、ゲート電極形成層２００のそれぞれを順次パタ
ーニングし、マスク２２、ゲート絶縁膜２１およびゲー
ト電極２０が形成される。すなわち、マスク２２、ゲー
ト絶縁膜２１、ゲート電極２０のそれぞれは、１枚のマ
スク２４を基準にパターニングされ、しかもマスク２４
に対してセルフアライメントで形成される。次に、前記
マスク２４は、除去される。そして、図３（Ｃ）に示す
ように、前記ゲート電極２０の露呈する側面に絶縁膜２
６が形成される。前記絶縁膜２６は、ゲート絶縁膜２１
と同様に、酸化珪素膜およびこの酸化珪素膜の表面上に
形成された窒化珪素膜からなる多層膜構造である。

【００４９】前記絶縁膜２６の酸化珪素膜は、熱酸化法
またはプラズマ酸化法で形成される。前記プラズマ酸化
法による酸化温度が１００〔℃〕ないし３００〔℃〕の
範囲においては、マスク２２として耐熱性ポリイミド樹
脂膜が使用できる。また、酸化温度が６００〔℃〕以
上、特に製造上使用される１０００〔℃〕ないし１１５
０〔℃〕の範囲においては、耐熱性を超えてしまうの
で、マスク２２としてＣＶＤ法で形成される酸化珪素膜
が使用される。前記絶縁膜２６を構成する窒化珪素膜
は、プラズマ窒化法で形成される。このプラズマ窒化法
が行われると、マスク２４の露呈する表面も窒化される
が、この窒化膜は、後工程において簡単に除去すること
ができる。

【００５０】同図３（Ｃ）に示すように、本実施例によ
れば、前記第１実施例と同様に、基板１の絶縁表面上に
形成されたゲート電極２０の上面がゲート絶縁膜２１で
囲まれ、かつ側面が絶縁膜２６で囲まれる構造になる。
また、前記ゲート電極２０の上面にこのゲート電極２０
の両端に略一致させた同一形状のマスク２２を形成した
構造になる。また、本実施例においては、前記図３
（Ｂ）に示すマスク２２を形成した後に、このマスク２
２に選択的にサイドエッチングを行い、マスク２２をス
リムな形状に形成してもよい。このスリムな形状に形成
されるマスク２２は、後工程（第３実施例の図４（Ｃ）
参照）において、リフトオフ法による除去が容易に行な
える。

【００５１】また、本実施例においては、ゲート電極２
０の上面のゲート絶縁膜２１、側面の絶縁膜２６のそれ
ぞれの膜厚を独立に制御できる。すなわち、ゲート絶縁
膜２１の膜厚を薄く、たとえば１０〔ｎｍ〕ないし１０
０〔ｎｍ〕の膜厚に設定すれば、絶縁ゲート型電界効果
半導体装置は、低電圧駆動が実現できる。一方、絶縁膜
２６の膜厚を厚く、たとえば２００〔ｎｍ〕ないし４０
０〔ｎｍ〕の膜厚に設定すれば、ゲート電極２０と特に
ドレイン領域３０との間に発生する寄生容量を減少する
ことができる。

【００５２】（第３実施例）本実施例は、ゲート絶縁膜
２１を形成する工程以後、絶縁ゲート型電界効果半導体
装置が完成する工程までの製作方法について、図４の縦
断面図を使用して説明する。本実施例は、前記第２実施
例である図３（Ｃ）に示す工程以後の工程から説明す
る。本実施例の製作方法は、前記第１実施例の図２
（Ｃ）に示す工程以後の工程から行なっても同様であ
る。前記第２実施例である図３（Ｃ）に示す工程、すな
わちゲート電極２０、ゲート絶縁膜２１、マスク２２
（第１マスク）、および絶縁膜２６が形成された工程
の後、図４（Ａ）に示すように、半導体層２７０、マス
ク２８（第２マスク）のそれぞれが順次形成される。

【００５３】前記半導体層２７０は、マスク２２、絶縁
膜２６等の表面を覆って、すなわち、少なくともゲート
電極２０の両端部におけるそれぞれのソース領域２９お
よびドレイン領域３０の形成部分を覆って形成される。
半導体層２７０は、前記ゲート電極２０と同様の形成方
法において形成される。半導体層２７０は、Ｎチャネル
型絶縁ゲート型電界効果半導体装置の場合、Ｎ型不純物
が、また、Ｐチャネル型絶縁ゲート型電界効果半導体装
置の場合、Ｐ型不純物が、それぞれ添加される。半導体
層２７０は、０. １〔μｍ〕ないし０.５〔μｍ〕の膜
厚で形成される。前記マスク２８は、ソース領域２９お
よびドレイン領域３０の形成部分において、半導体層２
７０の表面上に形成される。このマスク２８は、マスク
２２が形成された部分、すなわちゲート電極２０が形成
された部分、に穴３７が形成される。マスク２８は、フ
ォトレジスト膜で形成される。

【００５４】次に、前記マスク２８を使用し、半導体層
２７０は、選択的にパターニングされる。そして、残置
された半導体層２７０には、ソース領域２９およびドレ
イン領域３０がそれぞれ形成される。その後、前記マス
ク２８は、除去される。次に、前記ソース領域２９およ
びドレイン領域３０のそれぞれをマスクとして、特に、
前記マスク２８の穴３７を基準にパターニングされた部
分をマスクとして使用し、マスク２２を溶去する。前記
マスク２２が溶去されると、この溶去された部分は空孔
となる。前記マスク２２の溶去は、酸化珪素膜が使用さ
れる場合、フッ酸系のエッチング液で行う。また、マス
ク２２の溶去は、耐熱性ポリイミド樹脂膜が使用される
場合はヒドラジン系のエッチング液で行う。

【００５５】また、前記マスク２２の溶去においては、
エッチングに併用して、軽い超音波振動が加えられる。
前記ソース領域２９とその下地表面との接着強度、ドレ
イン領域３０とその下地表面との接着強度のそれぞれに
比べて、マスク２２とその下地表面であるゲート絶縁膜
２１の表面との接着強度が弱いので、超音波振動の併用
により、マスク２２はすべて除去される。このように、
前記マスク２２は、選択的に除去されるので、結果的に
リフトオフ法により除去されたことになる。前述のソー
ス領域２９およびドレイン領域３０のそれぞれは、ゲー
ト電極２０の両端部のそれぞれに離間して形成される。
また、ソース領域２９およびドレイン領域３０は、一対
の不純物領域として形成される。

【００５６】前記ソース領域２９およびドレイン領域３
０のそれぞれのゲート電極２０側の一側面は、絶縁膜２
６（第１実施例の場合は、ゲート絶縁膜２１）を介し
て、ゲート電極２０の側面に隣接する。すなわち、ゲー
ト電極２０における両側面のうちの一方の側面は、ソー
ス領域２９の一側面と略一致した状態で形成される。同
様に、ゲート電極２０における両側面のうちの他方の側
面は、ドレイン領域３０の一側面と略一致した状態で形
成される。結果的に、ソース領域２９およびドレイン領
域３０のそれぞれは、ゲート電極２０に対してセルフア
ラインで形成される。しかも、ゲート電極２０とソース
領域２９およびドレイン領域３０との間の製造上の位置
合わせは、実質的に１枚のマスク２２（第１マスク）
で行われる。

【００５７】さらに、このマスク２２は、前述の第１実
施例（図２参照）において説明したように、１枚のマス
ク２４を基準に形成され、このマスク２４に対してセル
フアライメントで形成される。これまでの工程によっ
て、ゲート電極２０、ゲート絶縁膜２１、絶縁膜２６、
ソース領域２９およびドレイン領域３０が形成された。
前述のように、ゲート絶縁膜２１は、ゲート電極２０の
上面に形成される。絶縁膜２６は、ゲート電極２０の側
面に形成される。ソース領域２９およびドレイン領域３
０のそれぞれは、前記第１実施例に示したプラズマ気相
法による真性、または実質的に真性であるが導電型を有
し、かつ構造敏感性を有する半導体層２７０で形成され
る。このソース領域２９およびドレイン領域３０のそれ
ぞれは、ゲート絶縁膜２１、絶縁膜２６のそれぞれの特
に窒化珪素膜に密着して形成される。

【００５８】さらに、ソース領域２９およびドレイン領
域３０のそれぞれは、ゲート電極２０の両端部のそれぞ
れにおいて、基板１の絶縁表面上に形成される。次に、
図４（Ｂ）に示すように、前記ゲート電極２０、ソース
領域２９およびドレイン領域３０のそれぞれの上面にチ
ャネル形成領域２７が形成される。チャネル形成領域２
７は、ゲート電極２０の上面にゲート絶縁膜２１を介し
て形成される。また、チャネル形成領域２７は、ソース
領域２９およびドレイン領域３０のそれぞれの上面に直
接密接し形成される。チャネル形成領域２７は、図４
（Ｂ）に示すフォトマスク（第３マスク）を使用して
パターニングされる。前記チャネル形成領域２７は、微
結晶性を有するセミアモルファスシリコン半導体層で形
成することが好ましい。このセミアモルファスシリコン
半導体層で形成されるチャネル形成領域２７は、絶縁ゲ
ート型電界効果半導体装置の高速動作を実現できる。

【００５９】また、前記フォトマスク（第３マスク）
でパターニングされる前に、チャネル形成領域２７の表
面に絶縁膜２６を形成してもよい。この絶縁膜２６は、
チャネル形成領域２７の特性の劣化を防ぐことができ
る。また、前記フォトマスク（第３マスク）によるパ
ターニングは、ゲート電極２０の上面のゲート絶縁膜２
１の端部を同時に除去でき、ソース領域取出し電極３８
およびドレイン領域取出し電極３９と共に、ゲート取出
し電極３６が形成される。以上の工程を行うことによ
り、３枚のフォトマスク、すなわち、第１マスク、第
２マスク、および第３マスクを使用し、基板１の絶
縁表面上に絶縁ゲート型電界効果半導体装置が形成され
る。しかも、絶縁ゲート型電界効果半導体装置は、プレ
ナー構造で形成される。

【００６０】次に、前記図４（Ｃ）に示すように、絶縁
ゲート型電界効果半導体装置の上面には、層間絶縁膜６
５がコーティングされる。そして、この層間絶縁膜６５
には、電極穴６６が形成される。その後、電極６７、６
８および６９が形成される。前記層間絶縁膜６５は、た
とえば耐熱性ポリイミド樹脂を使用する。電極６９は、
コンタクト部４１でソース領域取出し電極３８に連結さ
れる。電極６７は、コンタクト部４０でドレイン領域取
出し電極３９に連結される。電極６８は、ゲート取出し
電極３６に連結される。

【００６１】以上説明したように、本実施例は、基板１
の絶縁表面上にゲート電極２０を形成する工程、このゲ
ート電極２０を囲むゲート絶縁膜２１を形成する工程、
前記ゲート電極２０にセルフアライメントで、しかも基
板１の絶縁表面に密接したプレナー構造で一対のソース
領域２９およびドレイン領域３０を形成する工程、最終
工程において最も構造敏感性を有する半導体層からチャ
ネル形成領域２７を形成する工程を備えている。そし
て、絶縁ゲート型電界効果半導体装置は、上記各工程を
順次実施することによって得られる。上記工程は、３枚
のフォトマスク（第１マスク、第２マスク、および
第３マスク）でプレナー構造の絶縁ゲート型電界効果
半導体装置が得られる。また、上記工程に２枚のフォト
マスク（図４（Ｃ）において、パターンおよびを形
成するマスク）を加えることにより、絶縁ゲート型電界
効果半導体装置における２層配線が採用される。

【００６２】また、前記絶縁ゲート型電界効果半導体装
置（または薄膜トランジスタとも呼ばれる）のゲート電
極２０、ソース領域２９、ドレイン領域３０のそれぞれ
がマスク２４に対してセルフアライメントで形成される
ので、絶縁ゲート型電界効果半導体装置のチャネル長を
１〔μｍ〕ないし１０〔μｍ〕の範囲まで小さくでき
る。また、前記絶縁ゲート型電界効果半導体装置は、チ
ャネル形成領域２７に微結晶性を有するアモルファスシ
リコン半導体を使用し、横方向の電流を流すことができ
るので、周波数特性を向上できる。たとえば、絶縁ゲー
ト型電界効果半導体装置で１１段のリングオシレータを
試作した場合、１０〔ＭＨｚ〕ないし１００〔ＭＨｚ〕
の周波数特性が得られた。

【００６３】（第４実施例）本実施例は、前記第３実施
例の絶縁ゲート型電界効果半導体装置を使用し、最大の
実装密度を得るためのものである。本実施例である絶縁
ゲート型電界効果半導体装置の縦断面構造について、図
５（Ａ）を使用して説明する。本実施例は、図５（Ａ）
に示すように、基板１の絶縁表面上に１つの絶縁ゲート
型電界効果半導体装置４０と、他の絶縁ゲート型電界効
果半導体装置４１とが互いに隣合って配置される。この
絶縁ゲート型電界効果半導体装置４０、４１のそれぞれ
の間には、アイソレーション領域が設けられていない。
前記１つの絶縁ゲート型電界効果半導体装置４０は、ゲ
ート電極２０、ゲート絶縁膜２１、ソース領域２９、ド
レイン領域３０、およびチャネル形成領域２７から構成
されている。他の絶縁ゲート型電界効果半導体装置４１
は、ゲート電極２０’、ゲート絶縁膜２１’、ソース領
域２９’、ドレイン領域３０、およびチャネル形成領域
２７’から構成されている。

【００６４】前記１つの絶縁ゲート型電界効果半導体装
置４０のドレイン領域３０は、他の絶縁ゲート型電界効
果半導体装置４１のドレイン領域３０と共用される。同
様に、１つの絶縁ゲート型電界効果半導体装置４０のソ
ース領域２９は、さらにその隣の絶縁ゲート型電界効果
半導体装置４３のソース領域２９と共用される。他の絶
縁ゲート型電界効果半導体装置４１のソース領域２９’
は、さらにその隣の絶縁ゲート型電界効果半導体装置４
２のソース領域２９’と共用される。そして、ゲート電
極２０、２０’のそれぞれは、紙面に対して垂直方向に
ゲート取出し電極およびリードが形成される。同様に、
ソース領域２９、２９’のそれぞれは、紙面に対して垂
直方向に、しかも前記ゲート取出し電極およびリードに
平行に、ソース領域取出し電極およびリードが形成され
る。

【００６５】これに対して、図中、左右方向に列をなす
複数の絶縁ゲート型電界効果半導体装置のそれぞれのド
レイン領域３０は、紙面に対して垂直方向に隣接して配
列された他の列をなす他の絶縁ゲート型電界効果半導体
装置のそれぞれのドレイン領域３０に対して電気的に分
離されている。１列の中で、複数の絶縁ゲート型電界効
果半導体装置のドレイン領域３０は、左右方向に伸びる
リード５０で連結される。このリード５０は、層間絶縁
膜６５の表面上に形成される。このように、複数の絶縁
ゲート型電界効果半導体装置は、マトリックス構造で配
置され、最密実装配列をなす。

【００６６】図６は、前記最密実装配列をなす絶縁ゲー
ト型電界効果半導体装置の集積構造をブロック回路図と
して示したものである。図５（Ａ）に付された符号は、
図６に付された符号に対応させてある。図６に示すよう
に、マトリックス構造は、行方向に３個、列方向に４
個、合計１２個の絶縁ゲート型電界効果半導体装置で構
成されるセルが配列される。図６中、左側には、Ｘ方向
（行）のデコーダおよびドライバー７３が配置される。
図６中、上側には、Ｙ方向（列）のデコーダおよびドラ
イバー７４が配置される。

【００６７】図６中、破線で囲んだ領域７２の縦断面構
造は、前記図５（Ａ）に縦断面図として示されている。
この図６に示すブロック回路図は、イメージセンサを示
すものである。このイメージセンサは、基板１に透光性
を有するものが使用される。イメージセンサは、入射光
で得られた電気信号がデコーダおよびドライバー７３、
７４のそれぞれの制御信号により横方向に移送され、こ
の移送された信号が検出信号として出力される。たとえ
ば、セル（１、１）においては、デコーダおよびドライ
バー７４の制御信号７５、７５’のそれぞれにより、選
択的に光検出が行われる。また、セル（２、１）におい
ては、デコーダおよびドライバー７４の制御信号７６、
７６’のそれぞれにより、選択的に光検出が行われる。

【００６８】前記第１実施例ないし第３実施例のそれぞ
れにおいて説明したように、絶縁ゲート型電界効果半導
体装置のチャネル形成領域２７は、非単結晶半導体で構
成される。この非単結晶半導体の移動度は、単結晶半導
体の移動度ほど大きくない。したがって、たとえば絶縁
ゲート型電界効果半導体装置４０で構成されるセル
（１、２）と他の絶縁ゲート型電界効果半導体装置で構
成されるセル（２、２）との間のフィールド絶縁物が廃
止できる。さらに、このフィールド絶縁物を廃止した
分、製造工程数が減少できる。また、１つのセルサイズ
にフィールド絶縁物の占有面積が加算されないので、結
果的に１つのセルサイズを小さくできる。前記イメー
ジセンサは、光検出を行う場合、基板１の下方向からで
はなく上方向から、直接、セルのチャネル形成領域（活
性半導体層）２７に光を照射し、セルの光検出感度を向
上してもよい。

【００６９】（第５実施例）本実施例は、前記第３実施
例の絶縁ゲート型電界効果半導体装置を使用し、不揮発
性メモリを構成したものである。本実施例である絶縁ゲ
ート型電界効果半導体装置の縦断面構造について、図５
（Ｂ）を使用して説明する。図５（Ｂ）に示すように、
不揮発性メモリは、基板１の絶縁表面上に絶縁ゲート型
電界効果半導体装置４０、４１のそれぞれが配置され
る。前記第４実施例と同様に、絶縁ゲート型電界効果半
導体装置４０、４１のそれぞれのドレイン領域３０は共
用される。また、絶縁ゲート型電界効果半導体装置４０
のソース領域２９はさらに隣りの絶縁ゲート型電界効果
半導体装置のソース領域２９に共用され、絶縁ゲート型
電界効果半導体装置４１のソース領域２９’はさらに隣
の絶縁ゲート型電界効果半導体装置のソース領域２９’
に共用される。

【００７０】前記絶縁ゲート型電界効果半導体装置４
０、４１のそれぞれは、ゲート絶縁膜２１が、絶縁物で
形成される電荷捕穫中心層９１、この電荷捕穫中心層９
１の下面を囲む絶縁膜９０、および電荷捕穫中心層９１
の上面、側面周囲のそれぞれを囲む絶縁膜９２で構成さ
れる。前記電荷捕穫中心層９１は、絶縁膜に変えて、半
導体、特に非単結晶構造を有するシリコン半導体（非単
結晶半導体）、もしくはゲルマニューム、または金属の
クラスタもしくは薄膜を使用してもよい。前記不揮発性
メモリは、１つの絶縁ゲート型電界効果半導体装置４
０、４１のそれぞれがそれぞれ１ビットのメモリセルと
して構成される。このように、本実施例によれば、単結
晶珪素を主体に構成される絶縁ゲート型電界効果半導体
装置を有する不揮発性メモリと同様に、集積化された不
揮発性メモリが得られる。

【００７１】また、前記図５（Ｂ）に示すゲート絶縁膜
２１は、前記第２実施例の図３に示すゲート絶縁膜２１
を形成する工程と同様に形成してもよい。すなわち、ゲ
ート絶縁膜２１は、まず、図３（Ａ）図示と同様に、第
１の絶縁膜９０、半導体層（電荷捕穫中心層）９１、第
２の絶縁膜９２のそれぞれが順次積層され、その後、前
記図３（Ｃ）に示す工程において、前記半導体層９１の
側面周囲を酸化し、この半導体層９１の側面周囲に絶縁
膜９２を形成することにより形成される。以上、本発明
の実施例を詳述したが、本発明は、前記実施例に限定さ
れるものではない。そして、特許請求の範囲に記載され
た本発明を逸脱することがなければ、種々の設計変更を
行うことができる。たとえば、本発明は、シリコン半導
体を中心として説明したが、このシリコン半導体に代え
て、Ｓｉ_xＣ_1-x（０≦ｘ＜１）、ＳｉＮ_4-x（０＜ｘ
＜４）を使用してもよい。また、本発明は、シリコン半
導体に代えて、ゲルマニュームもしくは３−５族化合物
半導体を使用してもよい。

【００７２】以上説明したように、本発明の実施例によ
れば、以下の効果が得られる。（１）絶縁ゲート型電界効果半導体装置において、基板
１の絶縁表面上にゲート電極２０を形成する工程と、こ
のゲート電極２０の表面に酸化法で酸化珪素膜を形成
し、かつこの酸化珪素膜の表面上に窒化珪素膜を形成
し、多層膜構造のゲート絶縁膜２１を形成する工程と、
前記ゲート絶縁膜２１の窒化珪素膜に密接して水素が添
加された非単結晶半導体からなるチャネル形成領域２７
を形成する工程とを備える。この構成により、前記ゲー
ト絶縁膜２１の酸化珪素膜とチャネル形成領域２７との
間に窒化珪素膜を介在したので、水素を媒介させた信頼
性低下の反応を防ぐことができる。また、前記ゲート電
極２０の表面に緻密な酸化珪素膜を形成したので、窒化
珪素膜、特に窒化珪素膜のゲート電極２０のコーナ部分
にピンホールが発生しても、ゲート電極２０とチャネル
形成領域２７との間のショートを防ぐことができる。ゲ
ート絶縁膜２１の酸化珪素膜は、酸化法で形成されるの
で、ゲート電極２０の上面、側面、コーナ部分のいずれ
においても同じ厚さで形成され、いずれにおいても同等
の能力でピンホールを防ぐことができる。

【００７３】（２）絶縁ゲート型電界効果半導体装置に
おいて、ゲート電極２０の両端部のそれぞれにゲート絶
縁膜２１を介してソース領域２９、ドレイン領域３０の
それぞれの一端を概略一致させて形成できる。（３）絶縁ゲート型電界効果半導体装置において、回路
構成の工夫と、非単結晶半導体の特性の利用とにより、
前記複数の絶縁ゲート型電界効果半導体装置のそれぞれ
のソース領域２９、もしくはドレイン領域３０を共用で
き、しかも周囲のアイソレーション領域を減少できる。

【００７４】（４）前記効果（２）または効果（３）に
より、絶縁ゲート型電界効果半導体装置の集積密度を向
上できる。（５）絶縁ゲート型電界効果半導体装置において、チャ
ネル長を短チャネルに形成できるので、ゲート電圧の低
電圧化、ドレイン電圧の低電圧化のいずれも実現でき
る。たとえば、絶縁ゲート型電界効果半導体装置は、チ
ャネル長を１〔μｍ〕ないし１０〔μｍ〕にできる。ま
た、絶縁ゲート型電界効果半導体装置は、ゲート電圧、
ドレイン電圧が共に従来の４０〔Ｖ〕ないし８０〔Ｖ〕
から５〔Ｖ〕ないし１０〔Ｖ〕に低電圧化できる。

【００７５】

【発明の効果】以上、本発明によれば、以下の効果が得
られる。（１）ゲート電極自体をプラズマ酸化法で酸化すること
によって得られた酸化絶縁膜は、堆積法によって形成さ
れたゲート絶縁膜と比較して、薄いにもかかわらず、ゲ
ート電極とチャネル形成領域との間にピンホールができ
ず、リークを防ぐことができる。また、チャネル形成領
域における水素あるいは珪素と酸化絶縁膜における酸素
の間の反応、およびゲート電極の金属とチャネル形成領
域との反応は、上記酸化絶縁膜とその上に形成された窒
化珪素膜との多層構成によって防ぐことができため、絶
縁ゲート型電界効果半導体装置における特性の劣化を防
ぐことができる。

【００７６】（２）前記効果に加えて、ゲート電極とド
レイン領域との間の寄生容量を減少し、しかも、ゲート
電極とドレイン領域との間のショートを防ぐことができ
る絶縁ゲート型電界効果半導体装置の作製方法を提供で
きる。（３）前記効果に加えて、チャネル形成領域の膜質や特
性に対する信頼性を向上できる絶縁ゲート型電界効果半
導体装置の作製方法を提供できる。（４）前記効果に加えて、窒化珪素膜、ソース領域およ
びドレイン領域上に密接してチャネル形成領域を構成す
ると共に、真性または実質的に真性の水素が添加された
微結晶性を有する非単結晶半導体層が形成さているた
め、従来の非単結晶半導体より、電気伝導度の高いもの
が得られた。

【図面の簡単な説明】

【図１】従来の半導体装置の縦断面図である。

【図２】本発明の第１実施例である絶縁ゲート型電界効
果半導体装置の縦端面図である。

【図３】本発明の第２実施例である絶縁ゲート型電界効
果半導体装置の縦断面図である。

【図４】本発明の第３実施例である絶縁ゲート型電界効
果半導体装置の縦断面図である。

【図５】（Ａ）は本発明の第４実施例である絶縁ゲート
型電界効果半導体装置の縦断面図である。（Ｂ）は本発
明の第５実施例である絶縁ゲート型電界効果半導体装置
の縦断面図である。

【図６】本発明の第４実施例であるイメージセンサのブ
ロック回路図である。

【符号の説明】

１・・・基板２０、２０’・・・ゲート電極２１、２１’・・・ゲート絶縁膜２２、２４、２８・・・マスク２３・・・紫外線２６・・・絶縁膜２７、２７′・・・チャネル形成領域２９、２９′・・・ソース領域３０・・・ドレイン領域４０、４１、４２、４３・・・絶縁ゲート型電界効果半
導体装置２００・・・ゲート電極形成層２１０・・・ゲート絶縁膜形成層２２０・・・マスク形成層

Claims

【特許請求の範囲】

【請求項１】絶縁表面を有する基板上に一導電型の半
導体または導体の材料をパターニングしてゲート電極を
形成する工程と、前記ゲート電極用材料をプラズマ酸化法により酸化する
工程を経て、酸化物絶縁膜を前記ゲート電極の上面およ
び側面に形成する工程と、前記酸化物絶縁膜上を窒化珪素膜により覆って多層膜構
成のゲート絶縁膜を形成する工程と、前記基板および絶縁膜で覆われたゲート電極上にマスク
形成層およびフォトレジスト膜を形成する工程と、前記ゲート電極をマスクとして裏面から露光することに
よって形成したフォトレジスト膜を用いてマスク形成層
をパターニングし、ゲート電極の上面にのみマスクを形
成する工程と、前記基板上、ゲート絶縁膜の側周辺端部、および前記マ
スク上に不純物が添加された半導体層を形成する工程
と、上記半導体層のソース領域およびドレイン領域となる部
分とマスク上の部分を残し、かつ、マスク上の部分に穴
を開けるように上記半導体層をパターニングする工程
と、前記マスクをリフトオフすることによって、前記マスク
上の半導体層を除去し、ソース領域およびドレイン領域
を形成する工程と、前記窒化珪素膜、ソース領域およびドレイン領域上に密
接してチャネル形成領域を構成すると共に、真性または
実質的に真性の水素が添加された微結晶性を有する非単
結晶半導体層を形成する工程と、からなることを特徴とした絶縁ゲート型電界効果半導体
装置の作製方法。