CN113972138A - 一种薄膜晶体管的制作方法及薄膜晶体管 - Google Patents
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Abstract
本申请提供一种薄膜晶体管的制作方法及薄膜晶体管，包括：提供基板，在所述基板上形成栅极，在所述基板及栅极上形成栅极绝缘层；在所述栅极绝缘层上依次形成有源层及金属层；将所述金属层形成为源极及漏极，所述源极与所述漏极之间对应所述有源层的区域形成背沟道，所述有源层与所述源极及漏极接触的区域定义为源漏极接触区；以及对位于所述源漏极接触区之间的所述有源层进行氧化形成隔绝层。
Description
技术领域
本申请涉及显示技术领域，尤其涉及一种薄膜晶体管制作方法及其结构。
背景技术
在薄膜晶体管液晶显示器TFT-LCD(Thin Film Transistor-Liquid CrystalDisplay)中，薄膜晶体管TFT的功能相当于一个开关管。常用的TFT是三端器件，一般在玻璃基板上制备半导体层，在其两端设置与之相连的源极和漏极，利用施加在栅极上的电压来控制源、漏电极间的电流。
现有技术制备薄膜晶体管TFT中，在蚀刻完形成源漏极后，还需要对半导体层蚀刻形成背沟道，但是一般的背沟道蚀刻方式会造成背沟道缺陷增加，引起漏电流的增加。
发明内容
本申请提供一种薄膜晶体管，能够解决流平物质进入光刻胶形成的凹槽难度高、平坦层过厚的问题。
为解决上述问题，本申请提供的技术方案如下：
一种薄膜晶体管的制作方法，包括：
提供基板，在所述基板上沉积第一金属层，并将第一金属层形成栅极；
在所述栅极绝缘层上依次形成有源层及金属层；
将所述金属层形成为源极及漏极，所述源极与所述漏极之间对应所述有源层的区域形成背沟道，所述有源层与所述源极及漏极接触的区域定义为源漏极接触区；以及
对位于所述源漏极接触区之间的所述有源层进行氧化形成隔绝层。
在其中一些实施例中，所述隔绝层是利用干蚀刻的方式形成，干蚀刻所采用的反应气体是O2、O3、N2O中的一种或者两种及以上的组合。
在其中一些实施例中，干蚀刻还包括向反应腔体中引入辅助性气体，所述辅助性气体是SF6、NF3、CF4、CHF3、CH2F2中的一种或者两种及以上的组合。
在其中一些实施例中，所述辅助性气体占整个反应腔体内气体的比例1％-20％。
在其中一些实施例中，在干蚀刻形成所述隔绝层之前还包括分别在所述源极及漏极远离所述有源层的端部形成光阻层，所述光阻层的尺寸大于所述源极的端部的尺寸，所述光阻层的尺寸所述漏极的端部的尺寸。
本发明还涉及一种薄膜晶体管。
一种薄膜晶体管，包括：
基板；
栅极，位于基板上的；
栅极绝缘层，位于所述基板及栅极上；
有源层，位于所述栅极绝缘层上；
源极及漏极，位于所述有源层表面、所述栅极上方，所述源极与所述漏极之间对应所述有源层的区域形成背沟道，所述有源层与所述源极及漏极接触的区域定义为源漏极接触区；以及
隔绝层，位于所述源漏极接触区之间、且与所述背沟道对应。
在其中一些实施例中，所述有源层包括设置在栅极绝缘层上的非晶硅层和设置在非晶硅层上的N型掺杂非晶硅层，所述氧化层的厚度不小于所述N型掺杂非晶硅层的厚度。
在其中一些实施例中，所述隔绝层的尺寸小于背沟道开口的尺寸。
在其中一些实施例中，所述隔绝层为一氧化硅、二氧化硅、氮氧化硅中的任意一种或者是由一氧化硅、二氧化硅和氮氧化硅所组成的群组。
在其中一些实施例中，所述源极与漏极为柱状或者圆台状结构。
在其中一些实施例中，所述平坦层的折射率大于所述光取出层的折射率。
与现有技术相比较，本申请提供的薄膜晶体管带来的技术效果是：本发明提供的上述薄膜晶体管的制作方法制作形成的薄膜晶体管，背沟道区内的N型掺杂非晶硅层氧化形成为不导电的氧化层而非蚀刻形成凹槽，避免了蚀刻形成具缺陷的凹槽而造成漏电流的产生，提高了薄膜晶体管的品质，减少品质问题发生的风险，并且由于减少了第二道干蚀刻制程凹槽的蚀刻，也即减少了蚀刻量，从而减少了干蚀刻制程时间，缩短了生产周期，提升了工厂产能。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为本申请一实施例提供的一种基板及在基板表面形成第一金属层的剖面图；
图2为将第一金属层形成栅极的剖视图；
图3为在栅极表面形成栅极绝缘层、有源层及第二金属层的剖面图；
图4为在第二金属层的表面形成蚀刻阻挡层的剖面图；
图5为蚀刻去掉非TFT区域的第二金属层的剖面示意图；
图6为本蚀刻去掉非TFT区域的有源层的剖面示意图；
图7为将TFT区域的第二金属层蚀刻形成源极及漏极的剖面示意图；
图8是在源极及漏极的表面形成光阻层的剖面示意图；
图9为将与背沟道区域的有源层进行第二次干蚀刻形成隔绝层后得到的薄膜晶体管的剖面示意图。
附图标记说明
100-薄膜晶体管；41-非晶硅层；42-N型掺杂非晶硅层；45-拖尾；
1-基板；11-第一金属层；2-栅极；3-栅极绝缘层；4-有源层；
5-第二金属层；61-源极；62-漏极；63-背沟道；65-源漏极接触区；
7-隔绝层；8-蚀刻阻挡层；9-光阻层；
10-TFT区域；12-非TFT区域
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“纵向”、“横向”、“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。以下请结合具体实施例对本申请的所述薄膜晶体管进行详细描述。
请参阅图9，本发明首先提供一种薄膜晶体管100的制作方法，包括如下步骤：
步骤1、如图1-2所示，提供一基板1，所述基板1上设有TFT区域10与非TFT区域12，所谓TFT区域10是指最终制得的TFT在基板1上对应所处的区域。在所述基板1上沉积第一金属层11，并通过一道光刻制程图案化该第一金属层11，形成位于TFT区域10中部的栅极2。
具体地，该步骤1采用物理气相沉积法沉积所述第一金属层11，所述第一金属层的材料为铜、铝、或钼。
步骤2、如图3所示，在所述栅极2、及基板1上依次沉积栅极绝缘层3、有源层4及第二金属层5。在本实施例中，所述有源层4包括设置在栅极绝缘层3上的非晶硅层41和设置在非晶硅层41上的N型掺杂非晶硅层42。
所述N型掺杂非晶硅层42的引入可以使非晶硅层41与后续步骤形成的源极61、漏极62之间的接触电阻进一步降低，从而提升电流效率。
具体地，该步骤2采用化学气相沉积法依次沉积所述栅极绝缘层3、非晶硅层41、及N型掺杂非晶硅层42，再采用物理气相沉积法沉积所述第二金属层5。
所述栅极绝缘层3的材料为氧化硅或氮化硅。
所述第二金属层5的材料为铜、铝、或钼。
步骤3、如图4所示，在所述第二金属层5上涂布一层光阻，并对该光阻进行曝光、显影，得到对应TFT区域10覆盖于第二金属层5上的蚀刻阻挡层8。
步骤4、如图5所示，以所述蚀刻阻挡层8为遮挡，采用第一道湿蚀刻制程对所述第二金属层5进行蚀刻，保留该第二金属层5位于TFT区域10的部分。
步骤5、如图6所示，采用第一道干蚀刻制程对非晶硅层41、N型掺杂非晶硅层42、及蚀刻阻挡层8进行蚀刻，使得所述N型掺杂非晶硅层42位于非TFT区域12的部分被完全蚀刻掉。在第一道干蚀刻工艺中，是使用含氯或(和)含氟气体进行蚀刻，例如SF6、Cl2、NF3、CF4、CHF3、CH2F2等。
步骤6、如图7所示，以所述蚀刻阻挡层8为遮挡，采用第二道湿蚀刻制程对第二金属层5进行蚀刻，去除第二金属层5被暴露出来的部分，形成源极61、漏极62。在本实施例中，源极61及漏极62均是柱体形状。形成柱体形状的目的是为了确保后续步骤中保留与背沟道63位置对应的拖尾45。所述源极61与所述漏极62之间对应所述有源层4的区域形成背沟道63，所述有源层4与所述源极61及漏极62接触的区域定义为源漏极接触区65。
步骤7、如图8所示，在所述源极61及漏极62的远离所述背沟道63的顶端形成光阻层9，以所述光阻层9及源极61、漏极62为遮挡，采用第二道干蚀刻制程对所述非晶硅层41与N型掺杂非晶硅层42进行蚀刻，在本步骤中，第二道干蚀刻采用的反应气体是O2、O3、N2O等气体中的一种或几种的混合气体。
由于在第二道干蚀刻步骤中使用的气体与第一道干蚀刻使用的气体不同，第二道干蚀刻，是使具氧化性的反应气体与N型掺杂非晶硅层42中的硅材料发生氧化反应，将背沟道63区内的N型掺杂非晶硅层42氧化成不导电的隔绝层7。此隔绝层7位于所述源漏极接触区65之间、且与所述背沟道63对应，源极61与漏极62能通过所述隔绝层7绝缘，使N型掺杂非晶硅层42断开而不致产生晶体管短路的现象。
在本实施例中，所述隔绝层7的尺寸小于背沟道63开口的尺寸。也即在与背沟道63对应的位置，所述隔绝层7四周的N型掺杂非晶硅层42由于光阻层9的遮挡未氧化，而构成位于所述隔绝层7四周的拖尾45(Amorphous Silicon tail，简称a-Si tail或AS tail)。因为拖尾45的成分是N型掺杂非晶硅层42，而N型掺杂非晶硅层42能减小沟道的长度，所以，拖尾45的存在是能提升薄膜晶体管100的开态电流值。
在本实施例中，在干蚀刻形成所述隔绝层7之前还包括分别在所述源极61及漏极62远离所述有源层4的端部形成光阻层9，所述光阻层9的尺寸大于源极61的端部的尺寸，所述光阻层9的尺寸大于漏极62的端部的尺寸。
在本实施例中，由于第二道干蚀刻无需在此背沟道63区间形成暴露非晶硅层41的开口，从而，节约制程，还能利用隔绝层7降低漏电流的发生。
值得一提的是，理论上，该步骤7中的第二道干蚀刻制程的隔绝层7的厚度至少与所述N型掺杂非晶硅层42厚度相等，但考虑到蚀刻制程均一性的问题以及减小漏电流的问题，可以增加氧化的时间，使步骤7中的第二道干蚀刻制程的隔绝层7的厚度略大于所述N型掺杂非晶硅层42在TFT区域10的厚度，也即使部分非晶硅层41也能被部分氧化(图未示)。
进行完该步骤7后，所述非晶硅层41与N型掺杂非晶硅层42共同构成半导体层。
进一步地，在第二道干蚀刻步骤中除了使用氧化性气体，还包括在反应腔中引入辅助性气体，辅助性气体可以是含氟气体，譬如是SF6、NF3、CF4、CHF3、CH2F2等，辅助性气体占整个反应腔体内气体的比例为1％-20％，优选的是5％。氧化性气体是用于与背沟道63区内的N型掺杂非晶硅层42发生氧化反应以将N型掺杂非晶硅层42氧化反应形成不导电的隔绝层7。
而含氟的辅助性气体在第二道干蚀刻过程中，会在反应腔体内先解离再聚合，形成特氟龙聚合物，特氟龙聚合物覆盖在光阻层9的表面，防止或者是减少光阻层9的灰化，利用光阻层9遮挡背沟道63区域内的部分N型掺杂非晶硅层42发生氧化，从而避免拖尾45太小。
步骤8、如图9所示，去除位于源极61、漏极62上方的光阻层9，得到一薄膜晶体管100。
综上，本发明提供的上述薄膜晶体管100的制作方法：对第二道干蚀刻制程进行了改善，在第二道干蚀刻步骤中，引入具氧化性的反应气体，使具氧化性的反应气体与背沟道63区内的N型掺杂非晶硅层42氧化生成不导电的氧化层，而无需对背沟道63进行蚀刻形成凹槽，所以，避免了蚀刻形成具缺陷的凹槽而造成漏电流的产生，提高了薄膜晶体管100的品质，减少品质问题发生的风险，并且由于减少了第二道干蚀刻制程凹槽的蚀刻，也即省去了蚀刻量，从而省去了干蚀刻制程时间，缩短了生产周期，提升了工厂产能。
请参阅图9，本发明还提供一种由上述制作方法制备的薄膜晶体管100，包括：
基板1；
栅极2，位于基板1上；
栅极绝缘层3，位于所述基板1及栅极2上；
有源层4，位于所述栅极绝缘层3上；
源极61及漏极62，位于所述有源层4表面、所述栅极2上方，所述源极61与所述漏极62之间对应所述有源层4的区域形成背沟道63，所述有源层4与所述源极61及漏极62接触的区域定义为源漏极接触区65；以及
隔绝层7，位于所述源漏极接触区65之间、且与所述背沟道63对应。
在本实施例中，所述有源层4包括设置在栅极绝缘层3上的非晶硅层41和设置在非晶硅层41上的N型掺杂非晶硅层42，所述氧化层的厚度不小于所述N型掺杂非晶硅层42的厚度。通过在非晶硅层41上设置N型掺杂非晶硅层42，可以避免非晶硅层41与源极61与漏极62直接接触，降低非晶硅层41与源极61、漏极62之间的晶格失配。
在本实施例中，所述隔绝层7的尺寸小于背沟道63开口的尺寸，从而在所述隔绝层7四周形成拖尾45。因为拖尾45的成分是N型掺杂非晶硅层42，而N型掺杂非晶硅层42能减小沟道的长度，所以，拖尾45的存在是能提升薄膜晶体管100的开态电流值。
在本实施例中，所述隔绝层7是含氧气体氧化N型掺杂非晶硅层42所得，在本申请中，所述隔绝层7的材质为一氧化硅、二氧化硅、氮氧化硅或者是由氧化层为由一氧化硅、二氧化硅和氮氧化硅所组成的群组。
在本实施例中，所述源极61与漏极62为柱状或者圆台状结构，柱状或者圆台状结构是为了配合形成大于源极61及漏极62顶端尺寸的光阻层9，光阻层9较大，从而能防止或者是减少光阻层9的灰化，利用凸出于源极61及漏极62顶端的光阻层9保护其正下方的N型掺杂非晶硅层42的氧化，避免拖尾45太小。
综上所述，本发明提供的上述薄膜晶体管100的制作方法制作形成的薄膜晶体管100，背沟道63区内的N型掺杂非晶硅层42氧化形成为不导电的氧化层而非蚀刻形成凹槽，避免了蚀刻形成具缺陷的凹槽而造成漏电流的产生，提高了薄膜晶体管100的品质，减少品质问题发生的风险，并且由于减少了第二道干蚀刻制程凹槽的蚀刻，也即减少了蚀刻量，从而减少了干蚀刻制程时间，缩短了生产周期，提升了工厂产能。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种薄膜晶体管的制作方法，其特征在于，包括：
提供基板，在所述基板上沉积第一金属层，并将所述第一金属层形成栅极；
在所述基板及栅极上形成栅极绝缘层；
在所述栅极绝缘层上依次形成有源层及第二金属层；
将所述第二金属层形成为源极及漏极，所述源极与所述漏极之间对应所述有源层的区域形成背沟道，所述有源层与所述源极及漏极接触的区域定义为源漏极接触区；以及
对位于所述源漏极接触区之间的所述有源层进行氧化形成隔绝层。
2.根据权利要求1所述的一种薄膜晶体管的制作方法，其特征在于，所述隔绝层是利用干蚀刻的方式形成，干蚀刻所采用的反应气体是O2、O3、N2O中的一种或者两种及以上的组合。
3.根据权利要求2所述的一种薄膜晶体管的制作方法，其特征在于，干蚀刻还包括向反应腔体中引入辅助性气体，所述辅助性气体是SF6、NF3、CF4、CHF3、CH2F2中的一种或者两种及以上的组合。
4.根据权利要求3所述的一种薄膜晶体管的制作方法，其特征在于，所述辅助性气体占整个反应腔体内气体的比例1％-20％。
5.根据权利要求3所述的一种薄膜晶体管的制作方法，其特征在于，在干蚀刻形成所述隔绝层之前还包括分别在所述源极及漏极远离所述有源层的端部形成光阻层，所述光阻层的尺寸大于所述源极的端部的尺寸，所述光阻层的尺寸大于所述漏极的端部的尺寸。
6.一种薄膜晶体管，其特征在于，包括：
基板；
栅极，位于基板上的；
栅极绝缘层，位于所述基板及栅极上；
有源层，位于所述栅极绝缘层上；
源极及漏极，位于所述有源层表面、所述栅极上方，所述源极与所述漏极之间对应所述有源层的区域形成背沟道，所述有源层与所述源极及漏极接触的区域定义为源漏极接触区；以及
隔绝层，位于所述源漏极接触区之间、且与所述背沟道对应。
7.根据权利要求6所述的薄膜晶体管，其特征在于，所述有源层包括设置在栅极绝缘层上的非晶硅层和设置在非晶硅层上的N型掺杂非晶硅层，所述隔绝层的厚度不小于所述N型掺杂非晶硅层的厚度。
8.根据权利要求6所述的薄膜晶体管，其特征在于，所述隔绝层的尺寸小于背沟道开口的尺寸。
9.根据权利要求6所述的薄膜晶体管，其特征在于，所述隔绝层的材质为一氧化硅、二氧化硅、氮氧化硅中的任意一种或者是由一氧化硅、二氧化硅和氮氧化硅所组成的群组。
10.根据权利要求6所述的薄膜晶体管，其特征在于，所述源极与漏极为柱状或者圆台状结构。
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Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050116702A (ko) * | 2004-06-08 | 2005-12-13 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 이를 제조한 방법 및 이를 구비하는평판 디스플레이 장치 |
| US20140061633A1 (en) * | 2012-01-13 | 2014-03-06 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Oxide tft and manufacturing method thereof |
| CN103903964A (zh) * | 2014-04-14 | 2014-07-02 | 中国科学院微电子研究所 | 一种用氟基气体钝化刻蚀胶掩蔽的薄膜的方法 |
| CN104934439A (zh) * | 2015-04-28 | 2015-09-23 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及其结构 |
| CN104966722A (zh) * | 2015-07-24 | 2015-10-07 | 深圳市华星光电技术有限公司 | Tft基板结构及其制作方法 |
| CN105097944A (zh) * | 2015-06-25 | 2015-11-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN107658345A (zh) * | 2017-09-22 | 2018-02-02 | 京东方科技集团股份有限公司 | 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置 |
| CN109065551A (zh) * | 2018-07-30 | 2018-12-21 | 深圳市华星光电技术有限公司 | Tft阵列基板的制造方法及tft阵列基板 |
| CN110223985A (zh) * | 2018-03-02 | 2019-09-10 | 夏普株式会社 | 有源矩阵基板和多路分配电路 |
-
2021
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Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050116702A (ko) * | 2004-06-08 | 2005-12-13 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 이를 제조한 방법 및 이를 구비하는평판 디스플레이 장치 |
| US20140061633A1 (en) * | 2012-01-13 | 2014-03-06 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Oxide tft and manufacturing method thereof |
| CN103903964A (zh) * | 2014-04-14 | 2014-07-02 | 中国科学院微电子研究所 | 一种用氟基气体钝化刻蚀胶掩蔽的薄膜的方法 |
| CN104934439A (zh) * | 2015-04-28 | 2015-09-23 | 深圳市华星光电技术有限公司 | Tft基板的制作方法及其结构 |
| CN105097944A (zh) * | 2015-06-25 | 2015-11-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN104966722A (zh) * | 2015-07-24 | 2015-10-07 | 深圳市华星光电技术有限公司 | Tft基板结构及其制作方法 |
| US20170141236A1 (en) * | 2015-07-24 | 2017-05-18 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Tft substrate structure and manufacturing method thereof |
| CN107658345A (zh) * | 2017-09-22 | 2018-02-02 | 京东方科技集团股份有限公司 | 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置 |
| CN110223985A (zh) * | 2018-03-02 | 2019-09-10 | 夏普株式会社 | 有源矩阵基板和多路分配电路 |
| CN109065551A (zh) * | 2018-07-30 | 2018-12-21 | 深圳市华星光电技术有限公司 | Tft阵列基板的制造方法及tft阵列基板 |
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